怀特电子设计
64Mx72 DDR SDRAM
特点
数据速率= 200 ，250， 266和333Mbs
包装：
219塑料球栅阵列（ PBGA ） ， 25× 32毫米
2.5V ± 0.2V内核电源
2.5V的I / O （ SSTL_2兼容）
差分时钟输入（ CK和CK ＃ ）
命令中输入的每个正CK边缘
内部流水线双倍数据速率（DDR ）
体系结构;每个时钟周期2的数据访问
可编程突发长度： 2,4或8
双向数据选通（ DQS ）发送/
用数据，即，源同步数据接收
捕捉（每字节1 ）
DQS边沿对齐与读取数据;中央重点
与写入的数据一致
DLL对齐DQ和DQS转换与CK
四大银行内部的并发操作
数据屏蔽（ DM ）引脚用于屏蔽写入数据
（每一个字节）
可编程IOL / IOH选项
自动预充电选项
自动刷新和自刷新模式
商业，工业及军事
TemperatureRanges
组织为64M X 72
重量： W3E64M72S - XBX - 4.5克典型
W3E64M72S-XBX
高级*
好处
66 ％的空间节省与TSOP
减少了部件数量
55 ％的I / O减少VS TSOP
减少布线长度，以更低的寄生
电容
适用于喜可靠性的应用
层压板插最佳匹配TCE
概述
在512MByte （ 4GB） DDR SDRAM是高速CMOS ，
动态随机存取，内存使用含9片
536,870,912位。每个芯片内部CON连接gured作为
四银行DRAM 。
512MB的DDR SDRAM采用的是双倍数据速率
芳志TEC的TURE来实现高速操作。该
双倍数据速率的体系结构本质上是一个的2n预取
建筑与设计为传输两个数据接口
每个时钟周期的话在I / O引脚。一个单一的读或写
访问为512MB DDR SDRAM有效组成
一个单一的2n比特宽的， 1个时钟周期的数据tansfer
内部DRAM芯和两个相应的n比特宽，
在I / O引脚的一半时钟周期的数据传输。
的双向数据选通（DQS ）被发送
外，伴随着数据，用于在所述数据采集使用
在DDR SDRAM中receiver.strobe传输
读取和写入时的内存控制器上。 DQS
是边沿对齐的数据进行读取和居中对齐
与写入数据。每个芯片有两个数据选通信号， 1
为低字节和一个用于高字节。
512MB的DDR SDRAM的差分时钟运行
（ CK和CK ＃ ） ; CK的路口去HIGH和CK ＃
变低将被简称为CK的上升沿。
命令（地址和控制信号）被注册
在CK的每个上升沿。输入数据被登记在
DQS的边缘两者，并且输出数据是参照两
DQS的边缘，以及与CK的两个边缘。
*本产品正在开发中，没有对外贸易资质网络编辑或特征化，并受
更改或取消，恕不另行通知。
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
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密度COMPARISONS
实际尺寸
W3E64M72S-XBX
先进
怀特电子设计
W3E64M72S-XBX
25
32
面积= 800毫米
2
I / O数= 219球
储
- 地区： 66 ％ - I / O数量： 55 ％
分立方案
11.9
11.9
11.9
11.9
11.9
11.9
11.9
11.9
11.9
22.3
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
面积： 9× 265毫米
2
= 2,385mm
2
读取和写入访问到DDR SDRAM是迸发
导向;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和要访问的行。地址位注册
暗合了读或写命令使用
选择的银行和起始列位置
突发存取。
在DDR SDRAM提供了可编程只读
或写突发的2 ，4或8个位置的长度。自动
预充电功能可被使能，以提供一个自
定时行预充电时的结尾开始了
突发存取。
DDR SDRAM芯片的流水线，多组结构允许
为并行运行，从而提供高有效
带宽隐藏行预充电和激活时间。
自动刷新模式设置，以及一个加电
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I / O数量： 9× 54针= 486针
节能省电模式。所有的输入可以兼容
JEDEC标准的SSTL_2 。所有的全驱动方案
输出SSTL_2 ， II级兼容。
功能说明
读取和写入访问到DDR SDRAM是迸发
导向;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
在激活命令用于选择银行和
被访问的行（ BA0和BA1选择银行， A0-12
选择行） 。地址位重合注册
用READ或WRITE命令被用来选择
开始为突发访问列位置。
之前的正常运行中， DDR SDRAM，必须
初始化。以下部分提供了详细的
包括设备初始化信息，注册德网络定义，
命令说明和设备操作。
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图1 - 引脚配置
W3E64M72S-XBX
先进
顶视图
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
DQ1
2
DQ0
3
DQ14
4
DQ15
5
V
SS
6
V
SS
7
A9
8
A10
9 10
A11
A8
11 12 13 14 15 16
V
CCQ
V
CCQ
DQ16
DQ17
DQ31
V
SS
DQ2
DQ12
DQ13
V
SS
V
SS
A0
A7
A6
A1
V
CC
V
CC
DQ18
DQ19
DQ29
DQ30
DQ3
DQ4
DQ10
DQ11
V
CC
V
CC
A2
A5
A4
A3
V
SS
V
SS
DQ20
DQ21
DQ27
DQ28
DQ6
DQ5
DQ8
DQ9
V
CCQ
V
CCQ
A12
DNU
DNU
DNU
V
SS
V
SS
DQ22
DQ23
DQ26
DQ25
DQ7
DQML0
V
CC
DQMH0
DQSH3
DQSL0
DQSH0
BA0
BA1
DQSL1
DQSH1
V
REF
DQML1
V
SS
NC
DQ24
CAS0#
WE0#
V
CC
CLK0
DQSL3
RAS1#
WE1#
V
SS
DQMH1
CLK1
CS0#
RAS0#
V
CC
CKE0
CLK0#
CAS1#
CS1#
V
SS
CLK1#
CKE1
V
SS
V
SS
V
CC
V
CCQ
V
SS
V
CC
V
SS
VSS
V
CCQ
V
CC
V
SS
V
SS
V
CC
V
CCQ
V
SS
V
CC
V
SS
V
SS
V
CCQ
V
CC
CLK3#
CKE3
V
CC
CS3#
DQSL4
CLK2#
CKE2
V
SS
RAS2#
CS2#
NC
CLK3
V
CC
CAS3#
RAS3#
DQSL2
CLK2
V
SS
WE2#
CAS2#
DQ56
DQMH3
V
CC
WE3#
DQML3
CKE4
NC
CLK4
CAS4#
WE4#
RAS4#
CS4#
DQMH2
V
SS
DQML2
DQ39
DQ57
DQ58
DQ55
DQ54
NC
CLK4#
NC
NC
DQ71
DQ70
DQML4
DQSH2
DQ41
DQ40
DQ37
DQ38
DQ60
DQ59
DQ53
DQ52
V
SS
V
SS
NC
NC
DQ69
DQ68
V
CC
V
CC
DQ43
DQ42
DQ36
DQ35
DQ62
DQ61
DQ51
DQ50
V
CC
V
CC
NC
NC
DQ67
DQ66
V
SS
V
SS
DQ45
DQ44
DQ34
DQ33
V
SS
DQ63
DQ49
DQ48
V
CCQ
V
CCQ
NC
NC
DQ65
DQ64
V
SS
V
SS
DQ47
DQ46
DQ32
V
CC
注： DNU =不使用。
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图2 - 功能框图
W3E64M72S-XBX
先进
WE
0
#
RAS
0
#
CAS
0
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
A
0-12
BA
0-1
DQ
0
DQ
8
CK
0
CK
0
#
CKE
0
CS
0
#
DQML
0
DQSL
0
WE
1
#
RAS
1
#
CAS
1
#
CK
CK ＃
CKE
CS ＃
DQML
的DQ
IC0
DQ
7
DQ
7
CK
0
CK
0
#
CKE
0
CS
0
#
DQMH
0
DQSH
0
CK
CK ＃
CKE
CS ＃
DQM
的DQ
IC5
DQ
7
DQ
15
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
DQ
0
DQ
16
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
DQ
0
DQ
24
CK
1
CK
1
#
CKE
1
CS
1
#
DQML
1
DQSL
1
WE
2
#
RAS
2
#
CAS
2
#
CK
CK ＃
CKE
CS ＃
DQM
的DQ
IC1
DQ
7
DQ
23
CK
1
CK
1
#
CKE
1
CS
1
#
DQMH
1
DQSH
1
CK
CK ＃
CKE
CS ＃
DQM
的DQ
IC6
DQ
7
DQ
31
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
DQ
0
DQ
32
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
DQ
0
DQ
40
CK
2
CK
2
#
CKE
2
CS
2
#
DQML
2
DQSL
2
WE
3
#
RAS
3
#
CAS
3
#
CK
CK ＃
CKE
CS ＃
DQM
的DQ
IC2
DQ
7
DQ
39
CK
2
CK
2
#
CKE
2
CS
2
#
DQMH
2
DQSH
2
CK
CK ＃
CKE
CS ＃
DQM
的DQ
IC7
DQ
7
DQ
47
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
DQ
0
DQ
48
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
DQ
0
DQ
56
CK
3
CK
3
#
CKE
3
CS
3
#
DQML
3
DQSL
3
WE
4
#
RAS
4
#
CAS
4
#
CK
CK ＃
CKE
CS ＃
DQM
的DQ
IC3
DQ
7
DQ
55
CK
3
CK
3
#
CKE
3
CS
3
#
DQMH
3
DQSH
3
CK
CK ＃
CKE
CS ＃
DQM
的DQ
IC8
DQ
7
DQ
63
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
DQ
64
CK
4
CK
4
#
CKE
4
CS
4
#
DQML
4
DQSL
4
CK
CK ＃
CKE
CS ＃
DQM
的DQ
IC4
DQ
7
DQ
71
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怀特电子设计
初始化
的DDR SDRAM必须被加电并初始化一个
prede网络斯内德的方式。比其他的操作流程
这些特定网络版可能会导致理解过程把网络斯内德操作。动力
必须FI首先被应用到V
CC
和V
CCQ
同时，与
然后到V
REF
（和系统V
TT
). V
TT
必须施加
经过V
CCQ
为了避免装置的闩锁，并因此可能导致
永久损坏设备。 V
REF
可以应用任何
时间后， V
CCQ
但是预计是名义上一致
随着V
TT
。除CKE ，输入无法识别的
有效期至VREF施加之后。 CKE是SSTL_2
输入，但会检测V后LVCMOS低电平
CC
is
应用。 CKE通过V后
IH
时，将转换到
直到重新上电的SSTL_2信号，并保持这样。
加电期间保持在CKE的LVCMOS电平低
是必需的，以确保该DQ和DQS输出将
处于高阻状态，在那里他们将保持到从动
在正常操作（由读访问）。所有电源后，
电源和参考电压是稳定的，并且时钟
稳定， DDR SDRAM需要事先一个延时为200μs
向施加一个可执行指令。
一旦为200ps的延迟已经SATIS网络版，取消选定
或NOP指令应适用，并应CKE
被拉高。继NOP命令，
全部预充电命令应该被应用。接下来一
应发出加载模式寄存器命令
扩展模式寄存器（ BA1 LOW和HIGH BA0 ）
启用对D
LL
，紧接着又负载模式
register命令模式寄存器（ BA0 / BA1
既低）来复位为D
LL
和对操作进行编程
参数。两百时钟CY克莱斯要求
之间的DLL复位，任何读取命令。一
PRECHARGE ALL命令然后应施加
将设备中的所有银行闲置状态。
一旦处于闲置状态，两个自动刷新周期必须
被执行（叔
RFC
必须SATIS网络版。）此外， LOAD
为模式寄存器模式寄存器命令
复位DLL位无效（即编程操作
PA RAM ê TER值，无需重新设定DLL）是必需的。
按照这些要求， DDR SDRAM准备
以进行正常操作。
W3E64M72S-XBX
先进
注册德网络nition
模式寄存器
该模式寄存器用来对网络网元的特定连接的C模式
在DDR SDRAM中运行。这种去连接nition包括
选择一个突发长度，突发类型， CAS延迟时间，
和一个操作模式，如示于图3的模式
注册是通过模式寄存器设置编程
命令（ BA0 = 0， BA1 = 0），并且将保留
所存储的信息，直到它被重新编程或
设备断电。 （除位A8这是自
结算） 。
重新编程模式寄存器不会改变的内容
存储器的，只要它能够被正确地执行。模式
注册必须加载（重新载入）时，所有银行都
空闲并且没有脉冲串在进行中，并且控制器必须
等待的特定网络版启动时间以后才
操作。违反任一需求，将导致
在unspeci网络编辑操作。
模式寄存器位A0 -A2指定的突发长度， A3
特定网络连接的ES脉冲串的类型（顺序或交织） ，
A4 - A6指定CAS延迟和A7 -A12指定
操作模式。
突发长度
读取和写入访问到DDR SDRAM是迸发
为本，突发长度为可编程的，
如图茜3.突发长度确定
柱的位置的，可以是最大数量
访问一个给定的READ或WRITE命令。爆
可同时为2 ，4或8的位置的长度
顺序和交错脉冲串类型。
保留国家不应该使用，因为未知的操作
或不符合将来的版本可能会导致。
当发出一个读或写命令，块
列等于脉冲串长度被有效地选择。
所有的突发起飞的地方访问这个块中，
这意味着将爆裂，如果一个块内包装
边界为止。该块由唯一地选
A1艾当突发长度被设置为2 ;由A2艾当
突发长度设置为4 （其中，A i是最显着的
列地址对于一个给定CON组fi guration ） ;和A3艾
当突发长度设置为8 。剩余的（至少
显着的）地址位（s）是（是）用于选择起点
在块内的位置。编程的突发长度
适用于读取和写入突发。
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