怀特电子设计
32Mx72 REGISTERED DDR SDRAM
特点
注册总线提高性能
的速度为200 ，250， 266MB / s的
包装：
208塑料球栅阵列（ PBGA ） ， 16 x 25mm的
2.5V ± 0.2V内核电源
2.5V的I / O （ SSTL_2兼容）
差分时钟输入（ CK和CK ＃ ）
命令中输入的每个正CK边缘
内部流水线双倍数据速率（DDR ）
体系结构;每个时钟周期2的数据访问
可编程突发长度： 2,4或8
双向数据选通（ DQS ）发送/
用数据，即，源同步数据接收
捕捉（每字节1 ）
DQS边沿对齐与读取数据;中央重点
与写入的数据一致
DLL对齐DQ和DQS转换与CK
四大银行内部的并发操作
数据屏蔽（ DM ）引脚用于屏蔽写入数据
（每一个字节）
可编程IOL / IOH选项
自动预充电选项
自动刷新和自刷新模式
商用，工业和军用温度
范围
组织为32M X 72
重量： W3E32M72SR - XSBX - 2.5克典型
W3E32M72SR-XSBX
好处
74 ％的空间节省与TSOP
减少了部件数量
51 ％的I / O减少VS TSOP
无缝连接至PCI桥接器/内存
调节器
减少布线长度，以更低的寄生
电容
适用于喜可靠性的应用
层压板插最佳匹配TCE
概述
在256MByte （ 2GB） DDR SDRAM是高速CMOS ，
动态随机存取，内存使用5片含
536,870,912位。每个芯片内部CON连接gured作为
四银行DRAM 。
256MB的DDR SDRAM采用的是双倍数据速率
芳志TEC的TURE来实现高速操作。该
双倍数据速率的体系结构本质上是一个的2n预取
建筑与设计为传输两个数据接口
每个时钟周期的话在I / O引脚。一个单一的读或写
访问的256MB DDR SDRAM有效组成
一个单一的2n比特宽的， 1个时钟周期的数据tansfer
内部DRAM芯和两个相应的n比特宽，
在I / O引脚的一半时钟周期的数据传输。
的双向数据选通（DQS ）被发送
外，伴随着数据，用于在所述数据采集使用
在DDR SDRAM中receiver.strobe传输
读取和写入时的内存控制器上。 DQS
是边沿对齐的数据进行读取和居中对齐
与写入数据。每个芯片有两个数据选通信号， 1
为低字节和一个用于高字节。
256MB的DDR SDRAM的差分时钟运行
（ CK和CK ＃ ） ; CK的路口去HIGH和CK ＃
变低将被简称为CK的上升沿。
命令（地址和控制信号）被注册
在CK的每个上升沿。输入数据被登记在
DQS的边缘两者，并且输出数据是参照两
DQS的边缘，以及与CK的两个边缘。
*本产品可随时更改或取消，恕不另行通知。
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
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密度COMPARISONS
单芯片解决方案
22.3
11.9
66
TSOP
22.3
66
TSOP
12.6
11.9
11.9
11.9
8.3
W3E32M72SR-XSBX
实际尺寸
S
A
16
48
TSOP
怀特电子设计
W3E32M72SR-XSBX
V
I
N
G
S
25
22.3
66
TSOP
66
TSOP
66
TSOP
12.6
48
TSOP
区域
I / O
算
5× 265毫米
2
+ 2× 105毫米
2
= 1536mm
2
5× 66针+ 2× 48 = 426针
400mm
2
208球
74%
51%
读取和写入访问到DDR SDRAM是迸发
导向;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和要访问的行。地址位注册
暗合了读或写命令使用
选择的银行和起始列位置
突发存取。
在DDR SDRAM提供了可编程只读
或写突发的2 ，4或8个位置的长度。自动
预充电功能可被使能，以提供一个自
定时行预充电时的结尾开始了
突发存取。
DDR SDRAM芯片的流水线，多组结构允许
为并行运行，从而提供高有效
带宽隐藏行预充电和激活时间。
自动刷新模式设置，以及一个加电
节能省电模式。所有的输入可以兼容
JEDEC标准的SSTL_2 。所有的全驱动方案
输出SSTL_2 ， II级兼容。
功能说明
读取和写入访问到DDR SDRAM是迸发
导向;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
在激活命令用于选择银行和
被访问的行（ BA0和BA1选择银行， A0-12
选择行） 。地址位重合注册
用READ或WRITE命令被用来选择
开始为突发访问列位置。
之前的正常运行中， DDR SDRAM，必须
初始化。以下部分提供了详细的
包括设备初始化信息，注册德网络定义，
命令说明和设备操作。
初始化
的DDR SDRAM必须被加电并初始化一个
prede网络斯内德的方式。比其他的操作流程
这些特定网络版可能会导致理解过程把网络斯内德操作。动力
必须FI首先被应用到V
CC
和V
CCQ
同时，
然后到V
REF
（和系统V
TT
). V
TT
必须是
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图1 - 引脚配置
顶视图
W3E32M72SR-XSBX
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
V
CCQ
2
V
CC
3
V
SS
4
V
CCQ
5
V
CCQ
6
V
SS
7
V
CCQ
8
V
CCQ
9
V
SS
10 11
V
CC
V
SS
V
SS
NC
NC
NC
NC
NC
NC
NC
V
SS
V
CCQ
V
SS
CK0#
CK2#
CK0
CK2
DM0
DM4
NC
NC
NC
V
SS
DM5
DM1
DQS5
DQS1
DQ8
DQ40
DQ5
DQ39
DQ7
DQS4
DQS0
DQ41
DQ9
DQ10
DQ42
DQ43
DQ12
DQ3
DQ36
DQ4
DQ38
DQ6
DQ44
DQ11
DQ13
DQ45
DQ14
DQ33
DQ1
DQ34
DQ2
DQ37
DQ35
DQ64
DQ65
DQ15
DQ47
DQ46
V
SS
DQ32
DQ0
DQ77
DQ79
DQ78
CAS ＃
DQ66
DQ69
RAS ＃
DQ67
V
CC
DQ72
DQ73
DQ74
DQ75
DQ76
V
CCQ
A12
BA1
A0
V
CC
V
SS
V
CCQ
A7
A9
DNU *
V
CC
V
SS
A10
A3
V
CCQ
V
SS
V
REF
V
SS
V
CCQ
A4
A11
V
SS
V
CC
A2
BA0
A1
V
CCQ
V
SS
V
CC
A6
A8
A5
V
CCQ
DQ71
DQ70
DQS8
DM8
DQ68
V
CC
DQS9
DM9
CK4#
CK4
RESET＃
WE＃
RCK
RCK ＃
DQ16
DQ48
V
SS
DQ63
DQ31
DQ62
CKE
CS ＃
DQ22
DQ52
DQ18
DQ50
DQ17
DQ49
DQ30
DQ61
DQ29
DQ59
DQ27
DQ23
DQ54
DQ21
DQ19
DQ51
DQ60
DQ28
DQ58
DQ26
DQ57
DQ25
DQS2
DQS6
DQ55
DQ53
DQ20
DQ56
DQ24
DM7
DM3
DQS3
DQS7
V
SS
NC
NC
NC
DM6
DM2
CK1#
CK3#
CK1
CK3
V
SS
V
CCQ
V
SS
NC
NC
NC
NC
NC
NC
NC
V
SS
V
CCQ
V
SS
V
CC
V
SS
V
CCQ
V
CCQ
V
SS
V
CCQ
V
CCQ
V
SS
V
CC
V
SS
*引脚J10是在未来的升级预留信号A13 。
注： DNU =不使用。
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图。 2 - 功能框图
W3E32M72SR-XSBX
CS
B
#
WE
B
#
RAS
B
#
CAS
B
#
CS ＃ WE＃ RAS ＃ CAS ＃
V
REF
A
0-12
BA
0-1
CK
0
CK
0
#
CKE
B
DM
0
DM
1
的DQ
0
的DQ
1
CK
CK ＃
CKE
DQML
DQMH
DQSL
DQSH
DQ
0
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
15
DQ
0
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
15
V
REF
IC1
RCK
RCK ＃
CK
CK ＃
CS ＃ WE＃ RAS ＃ CAS ＃
V
REF
A
0-12
A
0-12
BA
0
-
1
SSTV16857
BA
0-1
CK
1
CK
1
#
CKE
B
DM
2
DM
3
的DQ
2
的DQ
3
CK
CK ＃
CKE
DQML
DQMH
DQSL
DQSH
IC6
IC2
V
REF
RESET＃
RESET＃
DQ
0
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
15
DQ
16
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
31
V之后应用
CCQ
为了避免装置的闩锁，
这可能会导致永久性的损坏
该设备。 V
REF
可以应用于任何时间
经过V
CCQ
但预计将在名义上
暗合了V
TT
。除CKE ，输入
不确认为有效，直至VREF后
被施加。 CKE是SSTL_2输入，但
之后，将检测到的LVCMOS电平低
V
CC
被施加。 CKE通过后
V
IH
，它会转换到SSTL_2信号
并保持到重新上电。
维持对CKE的LVCMOS电平低
在上电期间必须确保
DQ和DQS输出将在高
Z状态，他们将在那里停留，直到驱动
正常操作（由读访问）。后
所有的电源和参考电压
是稳定的，而时钟是稳定的，在DDR
SDRAM需要为200ps的延迟之前
施加一个可执行指令。
一旦为200ps的延迟已经SATIS网络版，
要取消选定或NOP命令
应用，和CKE应提请
HIGH 。继NOP命令，
全部预充电命令应该是
应用。接下来的一个加载模式寄存器
应扩展发出命令
模式寄存器（ BA1 LOW和HIGH BA0 ）
启用对D
LL
，接着另一
加载模式寄存器命令
模式寄存器（ BA0 / BA1既低）
重置为D
LL
和对操作进行编程
参数。两百个时钟周期是
该DLL复位和之间的任何要求
READ命令。预充电ALL
命令然后应施加，放置
该设备在所有银行闲置状态。
一旦处于闲置状态，两个自动刷新
循环必须执行（叔
RFC
必须是
满意的。 ）此外，负载模式
Register命令的模式寄存器
与复位DLL的位失活（即，
程序运行PA RAM ê TER值不
复位该DLL ）是必需的。以下
这些要求，在DDR SDRAM的
准备好正常运行。
CK
CAS ＃
RAS ＃
WE＃
CS ＃
CKE
CK ＃
CAS
B
#
RAS
B
#
CS ＃ WE＃ RAS ＃ CAS ＃
V
REF
A
0-12
CK
2
CK
2
#
CKE
B
DM
4
DM
5
的DQ
4
的DQ
5
BA
0-1
CK
CK ＃
CKE
DQML
DQMH
DQSL
DQSH
DQ
0
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
15
DQ
32
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
47
SSTV16857
WE
B
#
CS
B
#
CKE
B
IC7
IC3
V
REF
RESET＃
CS ＃ WE＃ RAS ＃ CAS ＃
V
REF
A
0-12
CK
3
CK
3
#
CKE
B
DM
6
DM
7
的DQ
6
的DQ
7
BA
0-1
CK
CK ＃
CKE
DQML
DQMH
DQSL
DQSH
IC4
DQ
0
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
15
DQ
48
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
63
CS ＃ WE＃ RAS ＃ CAS ＃
V
REF
A
0-12
CK
4
CK
4
#
CKE
B
DM
8
DM
9
的DQ
8
的DQ
9
BA
0-1
CK
CK ＃
CKE
DQML
DQMH
DQSL
DQSH
IC5
DQ
0
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
15
DQ
64
=
Y
=
Y
=
Y
=
Y
=
Y
=
Y
DQ
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注册德网络nition
模式寄存器
该模式寄存器用来对网络网元的特定连接的C模式
在DDR SDRAM中运行。这种去连接nition包括
选择一个突发长度，突发类型， CAS延迟时间，
和一个操作模式，如示于图3的模式
注册是通过模式寄存器设置编程
命令（ BA0 = 0， BA1 = 0），并且将保留
所存储的信息，直到它被重新编程或
设备断电。 （除位A8这是自
结算） 。
重新编程模式寄存器不会改变的内容
存储器的，只要它能够被正确地执行。模式
注册必须加载（重新载入）时，所有银行都
空闲并且没有脉冲串在进行中，并且控制器必须
等待的特定网络版启动时间以后才
操作。违反任一需求，将导致
在unspeci网络编辑操作。
模式寄存器位A0 -A2指定的突发长度， A3
特定网络连接的ES脉冲串的类型（顺序或交织） ，
A4 - A6指定CAS延迟和A7 -A12指定
操作模式。
W3E32M72SR-XSBX
突发类型
一个给定的脉冲串内的访问可以被编程为
无论是连续或交错;这被称为
突发类型和通过比特M3被选中。
存取的脉冲串内的顺序由下式确定
突发长度，突发类型和起始列
地址，如表1所示。
读取延迟
读延迟是延迟，时钟周期之间，
一个READ命令和可用性的注册
输出数据的网络连接RST位。该延迟可以被设置为2
或2.5个时钟周期。
如果一个READ命令被记录在时钟边沿n和
潜伏期为m个时钟时，数据将是可利用由时钟边沿
N + M 。下面的表2表示在工作频率
其中每个CAS等待时间的设置都可以使用。
保留的国家不应该被用来作为未知操作
或不符合将来的版本可能会导致。
经营模式
在正常的操作模式被选择通过发出模式
有位A7 - A12寄存器设置命令每个设置
零，位A0- A6设置为所需的值。一个DLL复位
通过发出模式寄存器设置命令启动
同位A7和A9 -A12的每一个设置为零，位A8置为1 ，
和位A0- A6设置为所需的值。虽然没有
要求， JEDEC特定网络阳离子建议当负载
模式寄存器命令发出重置该DLL ，它
应始终遵循一个加载模式寄存器
命令选择正常工作模式。
值的A7 -A12的所有其他组合被保留
以供将来使用和/或测试模式。测试模式和保留
状态不应该被使用，因为未知的操作或
不符合将来的版本可能会导致。
突发长度
读取和写入访问到DDR SDRAM是迸发
为本，突发长度为可编程的，
如图茜3.突发长度确定
柱的位置的，可以是最大数量
访问一个给定的READ或WRITE命令。爆
可同时为2 ，4或8的位置的长度
顺序和交错脉冲串类型。
保留国家不应该使用，因为未知的操作
或不符合将来的版本可能会导致。
当发出一个读或写命令，块
列等于脉冲串长度被有效地选择。
所有的突发起飞的地方访问这个块中，
这意味着将爆裂，如果一个块内包装
边界为止。该块由唯一地选
A1艾当突发长度被设置为2 ;由A2艾当
突发长度设置为4 （其中，A i是最显着的
列地址对于一个给定CON组fi guration ） ;和A3艾
当突发长度设置为8 。剩余的（至少
显着的）地址位（s）是（是）用于选择起点
在块内的位置。编程的突发长度
适用于读取和写入突发。
扩展模式寄存器
扩展模式寄存器控制功能之外
那些由模式寄存器控制;这些附加
功能是DLL使能/禁止，输出驱动强度，
和QFC 。这些功能是通过示出的位控制
在图5中的扩展模式寄存器被编程
通过加载模式寄存器命令模式
寄存器（带BA0 = 1， BA1 = 0），并且将保留
存储的信息，直到它被重新编程或
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