怀特电子设计
64Mx72同步DRAM
特点
高频= 100 ， 125MHz的
包装：
219塑料球栅阵列（ PBGA ） ， 32 x 25mm的
± 3.3V核心和I / O 0.3V电源
完全同步;所有注册的积极信号
系统时钟周期的边缘
内部流水线操作;列地址可以是
改变了每个时钟周期
内部银行隐藏行存取/预充电
可编程突发长度为1,2,4,8或整页
8,192刷新周期
商用，工业和军用温度
范围
组织为64M X 72
重量： W364M72V - XSBX - 待定克典型
W364M72V-XSBX
高级*
好处
66 ％的空间节省
减少了部件数量，从9日至1
减少I / O数量
55 ％的I / O减少
减少布线长度，以更低的寄生
电容
适用于喜可靠性的应用
层压板插最佳匹配TCE
概述
在512MByte （ 4.5GB ） SDRAM是高速CMOS ，
动态随机存取，内存使用含9片
512M位。每个芯片内部CON连接gured作为四核
银行的DRAM ，具有同步接口。每个
芯片的134217728位的银行组织为8,192行
通过2048列由8位。
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并持续一段
*本产品正在开发中，是不是对外贸易资质网络编辑或特点，并须
更改或取消，恕不另行通知。
实际尺寸
怀特电子设计
W364M72V-XSBX
25
32
面积= 800毫米
2
I / O数= 219球
储
- 地区： 66 ％ - I / O数量： 55 ％
分立方案
11.9
11.9
11.9
11.9
11.9
11.9
11.9
11.9
11.9
22.3
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
54
TSOP
面积： 9× 265毫米
2
= 2,385mm
2
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I / O数量： 9× 54针= 486针
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在编程的位置设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和被访问的行（ BA0 ， BA1选择银行; A0-12
选择行） 。地址位重合注册
用READ或WRITE命令是用来选择
起始列位置的突发访问。
在SDRAM提供了可编程的读或写
的1，2， 4或8的位置，或在整页的突发长度，以
一阵终止选项。自动预充电功能
可被使能，以提供一个自定时行预充电该
开始在脉冲串序列的末端。
W364M72V-XSBX
先进
该4.5GB SDRAM采用内部管线架构
实现高速操作。这个体系结构是兼容
与预取结构的2n个规则，但它也可以
列地址可以在每个时钟周期变更为
实现了高速的，完全的随机访问。预充电1
银行在访问其他三家银行将隐藏的一个
在预充电周期，并提供无缝的，高速的，
随机存取操作。
该4.5GB SDRAM设计在3.3V下工作。一
自动刷新模式设置，以及一个省电，
掉电模式。
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图1 - 引脚配置
W364M72V-XSBX
先进
顶视图
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
DQ
1
2
DQ
0
3
DQ
14
4
DQ
15
5
V
SS
6
V
SS
7
A
9
8
A
10
9 10
A
11
A
8
11 12
V
CCQ
V
CCQ
13 14
DQ
16
DQ
17
15 16
DQ
31
V
SS
DQ
2
DQ
12
DQ
13
V
SS
V
SS
A
0
A
7
A
6
A
1
V
CC
V
CC
DQ
18
DQ
19
DQ
29
DQ
30
DQ
3
DQ
4
DQ
10
DQ
11
V
CC
V
CC
A
2
A
5
A
4
A
3
V
SS
V
SS
DQ
20
DQ
21
DQ
27
DQ
28
DQ
6
DQ
5
DQ
8
DQ
9
V
CCQ
V
CCQ
A
12
DNU
DNU
DNU
V
SS
V
SS
DQ
22
DQ
23
DQ
26
DQ
25
DQ
7
DQML0
V
CC
DQMH0
NC
NC
NC
BA
0
BA
1
NC
NC
NC
DQML1
V
SS
NC
DQ
24
CAS
0
#
WE
0
#
V
CC
CLK
0
NC
RAS
1
#
WE
1
#
V
SS
DQMH1
CLK
1
CS
0
#
RAS
0
#
V
CC
CKE
0
NC
CAS
1
#
CS
1
#
V
SS
NC
CKE
1
V
SS
V
SS
V
CC
V
CCQ
V
SS
V
CC
V
SS
VSS
V
CCQ
V
CC
V
SS
V
SS
V
CC
V
CCQ
V
SS
V
CC
V
SS
V
SS
V
CCQ
V
CC
NC
CKE
3
V
CC
CS
3
#
NC
NC
CKE
2
V
SS
RAS
2
#
CS
2
#
NC
CLK
3
V
CC
CAS
3
#
RAS
3
#
NC
CLK
2
V
SS
WE
2
#
CAS
2
#
DQ
56
DQMH3
V
CC
WE
3
#
DQML3
CKE
4
NC
CLK
4
CAS
4
#
WE
4
#
RAS
4
#
CS
4
#
DQMH2
V
SS
DQML2
DQ
39
DQ
57
DQ
58
DQ
55
DQ
54
NC
NC
NC
NC
DQ
71
DQ
70
DQML4
NC
DQ
41
DQ
40
DQ
37
DQ
38
DQ
60
DQ
59
DQ
53
DQ
52
V
SS
V
SS
NC
NC
DQ
69
DQ
68
V
CC
V
CC
DQ
43
DQ
42
DQ
36
DQ
35
DQ
62
DQ
61
DQ
51
DQ
50
V
CC
V
CC
NC
NC
DQ
67
DQ
66
V
SS
V
SS
DQ
45
DQ
44
DQ
34
DQ
33
VSS
DQ
63
DQ
49
DQ
48
V
CCQ
V
CCQ
NC
NC
DQ
65
DQ
64
V
SS
V
SS
DQ
47
DQ
46
DQ
32
V
CC
注： DNU =不使用;为未来升级悬空。
NC =没有内部连接。
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图2 - 功能框图
WE
0
#
RAS
0
#
CAS
0
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
0
CKE
0
CS
0
#
DQML
0
CLK
CKE
CS ＃
DQML
W364M72V-XSBX
先进
A
0-12
BA
0-1
DQ
0
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
0
CKE
0
CS
0
#
DQMH
0
CLK
CKE
CS ＃
DQM
DQ
8
IC0
IC5
DQ
7
WE
1
#
RAS
1
#
CAS
1
#
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
CLK
1
CKE
1
CS
1
#
DQML
1
CLK
CKE
CS ＃
DQM
DQ
7
WE
2
#
RAS
2
#
CAS
2
#
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
CLK
2
CKE
2
CS
2
#
DQML
2
CLK
CKE
CS ＃
DQM
DQ
0
DQ
0
DQ
7
DQ
7
DQ
15
WE＃ RAS ＃ CAS ＃
DQ
16
A
0-12
BA
0-1
DQ
0
DQ
24
IC1
CLK
1
CKE
1
CS
1
#
DQMH
1
DQ
23
CLK
CKE
CS ＃
DQM
IC6
DQ
7
DQ
31
WE＃ RAS ＃ CAS ＃
DQ
32
A
0-12
BA
0-1
DQ
0
DQ
40
IC2
CLK
2
CKE
2
CS
2
#
DQMH
2
DQ
7
DQ
39
CLK
CKE
CS ＃
DQM
IC7
DQ
7
DQ
47
WE
3
#
RAS
3
#
CAS
3
#
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
CLK
3
CKE
3
CS
3
#
DQML
3
CLK
CKE
CS ＃
DQM
DQ
0
DQ
48
WE＃ RAS ＃ CAS ＃
A
0-12
BA
0-1
DQ
0
DQ
56
IC3
CLK
3
CKE
3
CS
3
#
DQMH
3
DQ
7
DQ
55
CLK
CKE
CS ＃
DQM
IC8
DQ
7
DQ
63
WE
4
#
RAS
4
#
CAS
4
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
4
CKE
4
CS
4
#
DQML
4
CLK
CKE
CS ＃
DQM
DQ
64
IC4
DQ
7
DQ
71
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所有输入和输出都是LVTTL兼容。 SDRAM的报价
在DRAM经营业绩取得重大进展，
包括能够同步地在一个较高的脉冲串数据
数据速率与自动列地址的产生，
以内部银行之间交错的能力
隐藏预充电时间和能力，以随机
在更换过程中的地址栏在每个时钟周期
突发存取。
W364M72V-XSBX
先进
注册德网络nition
模式寄存器
该模式寄存器用来对网络NE的特定连接的C模式
的SDRAM的操作。这种去连接nition包括
选择素 - 灰一个突发长度，突发类型， CAS延迟时间，
的操作模式和写突发模式，如图
图3.模式寄存器通过LOAD编程
模式寄存器命令，并会保留存储
信息，直到它再次被编程或设备
断电。
模式寄存器的位M0 -M2指定突发长度， M3
特定网络连接的ES脉冲串的类型（顺序或交织） ，
M4 - M6指定CAS延迟， M7和M8指定
操作模式， M9特定网络上课的写突发模式，
与M10和M11留作将来使用。地址
A12 （ M12 ）是理解过程把网络定义，但在应该被拉低
装载模式寄存器。
当所有银行都可以通过模式寄存器必须加载
空闲，并且控制器必须等待的特定网络连接编辑时间之前
发起的后续操作。违反任一这些
要求将导致unspeci网络编辑操作。
功能说明
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并继续进行
在编程位置的设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
在激活命令用于选择银行和
被访问的行（ BA0和BA1选择银行， A0-12
选择行） 。注册地址位（ A0-9 ， A11 ）
一致的READ或WRITE命令用于
选择突发存取的起始列位置。
之前的正常运行中，SDRAM必须被初始化。
以下各节提供详细信息
包括设备初始化，注册德网络定义，命令
描述和设备操作。
突发长度
读取和写入访问到SDRAM中被爆为导向，
与脉冲串长度是可编程的，如图
在图3的脉冲串长度决定的最大
柱的位置的数目可以为一个被访问
给读或写命令。的脉冲串长度的1 ，2，4
或8位置可用于这两个顺序和
交错突发类型，以及一个全页突发可用
对于连续型。整版脉冲串被使用于
与BURST TERMINATE一道命令
产生任意的突发长度。
保留国家不应该使用，因为未知的操作
或不符合将来的版本可能会导致。
当发出一个读或写命令，块
列等于脉冲串长度被有效地选择。
所有的突发起飞的地方访问这个块中，
这意味着将爆裂，如果一个块内包装
边界为止。该块由唯一地选
A1-9 ，当突发长度被设置为2 A11 ;通过A2-9 ，
当突发长度设置为4 A11 ;和A3-9 ， A11
当突发长度设置为8 。剩余的（至少
显着的）地址位（s）是（是）用于选择起点
在块内的位置。整版阵阵内包装
如果边界到达页。
初始化
SDRAM的必须启动并在prede网络斯内德初始化
方式。比那些特定网络编辑等业务程序
可能会造成理解过程把网络斯内德操作。一旦通电
到V
CC
和V
CCQ
（同时）和时钟稳定
（稳定的时钟是德网络定义为内部定时信号自行车
为时钟引脚指定的约束） ， SDRAM的
需要100μs的延迟之前发出任何命令
不是一个命令抑制或一个NOP等。起价
在这方面的一些点100μs的周期和持续的
至少经过这一时期结束时，命令INHIBIT
或NOP指令应适用。
一旦100μs的延迟已经SATIS网络版，至少
一个命令抑制或NOP命令已
施加一个预充电命令应该被应用。所有
银行必须进行预充电，从而将器件置于
在所有银行闲置状态。
一旦处于空闲状态时， 2自动刷新周期必须
进行。在汽车后刷新周期完成后，
SDRAM的准备模式寄存器编程。
由于该模式寄存器将在一个未知的通电
状态下，它应该被施加任何操作之前加载
命令。
2005年1月
第1版
5
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