怀特电子设计
32Mx64同步DRAM
特点
高频= 100 ， 125 ， 133MHz的
包装：
208塑料球栅阵列（ PBGA ） ， 13× 22毫米
3.3V ± 0.3V电源
完全同步;所有注册的积极信号
系统时钟周期的边缘
内部流水线操作;列地址可以是
改变了每个时钟周期
内部银行隐藏行存取/预充电
可编程突发长度为1,2,4,8或整页
8192刷新周期
商用，工业和军用温度
范围
组织为32M ×64
重量： W332M64V - XSBX - 1.4克典型
W332M64V-XSBX
概述
在256MByte （ 2GB） SDRAM是高速CMOS ，
动态随机存取，内存使用4个芯片包含
536,870,912位。每个芯片内部CON连接gured作为
四银行的DRAM ，具有同步接口。每
该芯片的134217728位银行的组织结构8,192
行了1024列16位。
读取和写入访问到SDRAM被爆ori-
ented ;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和被访问的行（ BA0 ， BA1选择银行; A0
12选择行） 。地址位重合注册
用READ或WRITE命令被用来选择
开始为突发访问列位置。
在SDRAM提供了可编程的读或写
的1，2， 4或8的位置，或在整页的突发长度，以
一阵终止选项。自动预充电功能
可被使能，以提供一个自定时行预充电该
开始在脉冲串序列的末端。
2GB的SDRAM采用内部管线架构
实现高速操作。这个体系结构是兼容
与预取结构的2n个规则，但它也可以
列地址可以在每个时钟周期变更为
实现了高速的，完全的随机访问。预充电
一家银行在访问其他三个银行之一
将隐藏在预充电周期，并提供无缝的，高
速度，随机存取操作。
2GB的SDRAM设计，在3.3V下工作。自动
刷新模式设置，以及一个省电，
掉电模式。
好处
73 ％的空间节省
减少了部件数量
减少布线长度，以更低的寄生
电容
适用于喜可靠性的应用
*本产品更改，恕不另行通知。
分立方案
11.9
11.9
11.9
11.9
实际尺寸
怀特电子设计
W332M64V-XSBX
22.3
54
TSOP
54
TSOP
54
TSOP
54
TSOP
22
13
S
A
V
I
N
G
S
73%
区域
2005年9月
第3版
4× 265毫米
2
= 1060mm
2
1
286mm
2
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图1 - 引脚配置
顶视图
W332M64V-XSBX
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
V
CCQ
2
V
CC
3
V
SS
4
V
CCQ
5
V
CCQ
6
V
SS
7
V
CCQ
8
V
CCQ
9
V
SS
10 11
V
CC
V
SS
V
SS
CS2#
CS0#
CKE2
CKE0
CAS2#
RAS0#
RAS2#
V
SS
V
CCQ
V
SS
NC
NC
CK0
CK2
DQML0
DQML2
CAS0#
WE0#
WE2#
V
SS
DQMH2
DQMH0
NC
NC
DQ8
DQ40
DQ5
DQ39
DQ7
NC
NC
DQ41
DQ9
DQ10
DQ42
DQ43
DQ12
DQ3
DQ36
DQ4
DQ38
DQ6
DQ44
DQ11
DQ13
DQ45
DQ14
DQ33
DQ1
DQ34
DQ2
DQ37
DQ35
NC
NC
DQ15
DQ47
DQ46
V
SS
DQ32
DQ0
NC
NC
NC
DNU
NC
NC
DNU
NC
V
CC
NC
NC
NC
NC
NC
V
CCQ
A12
BA1
A0
V
CC
V
SS
V
CCQ
A7
A9
DNU *
V
CC
V
SS
A10
A3
V
CCQ
V
SS
NC
V
SS
V
CCQ
A4
A11
V
SS
V
CC
A2
BA0
A1
V
CCQ
V
SS
V
CC
A6
A8
A5
V
CCQ
NC
NC
NC
NC
NC
V
CC
NC
NC
NC
NC
DNU
NC
NC
NC
DQ16
DQ48
V
SS
DQ63
DQ31
DQ62
NC
NC
DQ22
DQ52
DQ18
DQ50
DQ17
DQ49
DQ30
DQ61
DQ29
DQ59
DQ27
DQ23
DQ54
DQ21
DQ19
DQ51
DQ60
DQ28
DQ58
DQ26
DQ57
DQ25
NC
NC
DQ55
DQ53
DQ20
DQ56
DQ24
DQMH3
DQMH1
NC
NC
V
SS
CAS3#
WE3#
WE1#
DQML3
DQML1
NC
NC
CK1
CK3
V
SS
V
CCQ
V
SS
CAS1#
RAS3#
RAS1#
CKE1
CKE3
CS1#
CS3#
V
SS
V
CCQ
V
SS
V
CC
V
SS
V
CCQ
V
CCQ
V
SS
V
CCQ
V
CCQ
V
SS
V
CC
V
SS
注： DNU =不使用;为未来升级悬空。
NC =没有内部连接。
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图2 - 功能框图
W332M64V-XSBX
WE
0
#
RAS
0
#
CAS
0
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
0
CKE
0
CS
0
#
DQML
0
DQMH
0
CLK
CKE
CS ＃
DQML
DQMH
A
0-12
BA
0-1
DQ
0
U0
DQ
15
DQ
15
WE
1
#
RAS
1
#
CAS
1
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
1
CKE
1
CS
1
#
DQML
1
DQMH
1
CLK
CKE
CS ＃
DQML
DQMH
DQ
16
U1
DQ
15
DQ
31
WE
2
#
RAS
2
#
CAS
2
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
2
CKE
2
CS
2
#
DQML
2
DQMH
2
CLK
CKE
CS ＃
DQML
DQMH
DQ
32
U2
DQ
15
DQ
47
WE
3
#
RAS
3
#
CAS
3
#
WE＃ RAS ＃ CAS ＃
A
0-12
DQ
0
BA
0-1
CLK
3
CKE
3
CS
3
#
DQML
3
DQMH
3
CLK
CKE
CS ＃
DQML
DQMH
DQ
48
U3
DQ
15
DQ
63
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所有输入和输出都是LVTTL兼容。 SDRAM的报价
在DRAM经营业绩取得重大进展，
包括能够同步地在一个较高的脉冲串数据
数据速率与自动列地址的产生，
以内部银行之间交错的能力
隐藏预充电时间和能力，以随机
在更换过程中的地址栏在每个时钟周期
突发存取。
W332M64V-XSBX
注册德网络nition
模式寄存器
该模式寄存器用来对网络NE的特定连接的C模式
的SDRAM的操作。这种去连接nition包括
选择素 - 灰一个突发长度，突发类型， CAS延迟时间，
的操作模式和写突发模式，如图
图3.模式寄存器通过LOAD编程
模式寄存器命令，并会保留存储
信息，直到它再次被编程或设备
断电。
模式寄存器的位M0 -M2指定突发长度， M3
特定网络连接的ES脉冲串的类型（顺序或交织） ，
M4 - M6指定CAS延迟， M7和M8指定
操作模式， M9特定网络上课的写突发模式，
与M10和M11留作将来使用。地址
A12 （ M12 ）是理解过程把网络定义，但在应该被拉低
装载模式寄存器。
当所有银行都可以通过模式寄存器必须加载
空闲，并且控制器必须等待的特定网络连接编辑时间之前
发起的后续操作。违反任一这些
要求将导致unspeci网络编辑操作。
功能说明
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并持续一段
位置在亲亲编程编程号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和被访问的行（ BA0和BA1选择银行，
A0-12选择行） 。注册地址位（ A0-9 ）
一致的READ或WRITE命令用于
选择突发存取的起始列位置。
之前的正常运行中，SDRAM必须被初始化。
以下各节提供详细信息
包括设备初始化，注册德网络定义，命令
描述和设备操作。
突发长度
读取和写入访问到SDRAM中被爆为导向，
与脉冲串长度是可编程的，如图
图3.脉冲串长度决定的最大
柱的位置的数目可以为一个被访问
给读或写命令。的脉冲串长度的1 ，2，4
或8位置可用于这两个顺序和
交错突发类型，以及一个全页突发可用
对于连续型。整版脉冲串被使用于
与BURST TERMINATE一道命令
产生任意的突发长度。
保留国家不应该使用，因为未知的操作
或不符合将来的版本可能会导致。
当发出一个读或写命令，块
列等于脉冲串长度被有效地选择。
所有的突发起飞的地方访问这个块中，
这意味着将爆裂，如果一个块内包装
边界为止。该块由唯一地选
A1-9当突发长度被设置为2 ;通过A2-9时
突发长度设置为4 ;并通过A3-9当突发
长度设置为8 。剩下的（至少显着的）
地址位（或多个） （是），用于选择的起始位置
内的块。整版阵阵如果页面内包装
边界到达
初始化
SDRAM的必须启动并在prede网络斯内德初始化
方式。比那些特定网络编辑等业务程序
可能会造成理解过程把网络斯内德操作。一旦通电
到V
CC
和V
CCQ
（同时）和时钟稳定
（稳定的时钟是德网络定义为内部定时信号自行车
为时钟引脚指定的约束） ， SDRAM的
需要100μs的延迟之前发出任何命令
不是一个命令抑制或一个NOP等。起价
在这方面的一些点100μs的周期和持续的
至少经过这一时期结束时，命令INHIBIT
或NOP指令应适用。
一旦100μs的延迟已经SATIS网络版，至少
一个命令抑制或NOP命令已
施加一个预充电命令应该被应用。所有
银行必须进行预充电，从而将器件置于
在所有银行闲置状态。
一旦处于空闲状态时， 2自动刷新周期必须
进行。在汽车后刷新周期完成后，
SDRAM的准备模式寄存器编程。因为
模式寄存器处于未知状态加电，它应该
之前，应用任何作战指挥被加载。
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图。 3 - 模式寄存器定义
BURST
长
A
12
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
地址总线
W332M64V-XSBX
表1 - 爆定义
起始列
地址
A0
0
1
A0
0
1
0
1
A0
0
1
0
1
0
1
0
1
访问顺序的内爆
类型=顺序
0-1
1-0
0-1-2-3
1-2-3-0
2-3-0-1
3-0-1-2
0-1-2-3-4-5-6-7
1-2-3-4-5-6-7-0
2-3-4-5-6-7-0-1
3-4-5-6-7-0-1-2
4-5-6-7-0-1-2-3
5-6-7-0-1-2-3-4
6-7-0-1-2-3-4-5
7-0-1-2-3-4-5-6
CN ，CN + 1 ，道道通+ 2
道道通+ 3 ，道道通+ 4 ...
... CN - 1 ，
道道通...
类型=交错
0-1
1-0
0-1-2-3
1-0-3-2
2-3-0-1
3-2-1-0
0-1-2-3-4-5-6-7
1-0-3-2-5-4-7-6
2-3-0-1-6-7-4-5
3-2-1-0-7-6-5-4
4-5-6-7-0-1-2-3
5-4-7-6-1-0-3-2
6-7-4-5-2-3-0-1
7-6-5-4-3-2-1-0
不支持
2
模式寄存器（ MX）
保留*保留* WB运算模式
CAS延迟
BT
突发长度
*如果编程
M12, M11, M10 = 0, 0
为确保兼容性
未来的设备。
M2 M1M0
0
0
0
0
1
1
1
1
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
1
2
4
8
4
突发长度
M3 = 0
M3 = 1
1
2
4
8
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
整页
8
M3
0
1
突发类型
顺序
交错
A2
0
0
0
0
1
1
1
1
A1
0
0
1
1
A1
0
0
1
1
0
0
1
1
M6 M5 M4
0
0
0
0
1
1
1
1
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
CAS延迟
版权所有
版权所有
2
3
版权所有
版权所有
版权所有
版权所有
满
页面
(y)
N = A
0-9
（位置0 -Y ）
M8
0
-
M7
0
-
M6-M0
定义
-
经营模式
标准工作
所有其他国家保留
M9
0
1
写突发模式
编程的突发长度
访问单一位置
注意事项：
1.对于整版访问：Y = 1024。
2.两个突发长度， A1-9选择块的两突发; A0选择起点
块内的列。
3.四的突发长度， A2-9选择块的四连拍; A0-1选择出发
块内的列。
4.八的突发长度， A3-9选择块的八个突发; A0-2选择
起始块内列。
5.对于全页突发，全行被选中， A0-9选择起始列。
6.每当给定序列内到达该块的边界之上，所述
以下访问块内包装。
7.一个的脉冲串长度， A0-9选择唯一的列将被访问，并且模式
寄存器位M3被忽略。
2005年9月
第3版
5
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