W25P243A
64K
×
64连拍PIPELINED HIGH -SPEED
CMOS静态RAM
概述
该W25P243A是一个高速，低功耗，同步突发流水线，CMOS静态RAM
组织为65,536
×
64位，工作在一个3.3伏电源。内置的双位爆
地址计数器支持奔腾突发模式和线性突发模式。该模式是
执行由LBO引脚控制。流水线的数据输出端或非流水线是通过控制
金融时报引脚。打盹模式可以降低功耗。
W25P243A支持2T / 1T模式，而在一个周期内禁止数据输出在突发读取时
设备由CE2 / CE3取消。
此设备支持3-1-1-1-2-1-1-1在一个两行，背到背突发读取周期。
特点
同步操作
高速存取时间： 4.5 / 5/6纳秒（最大）
+ 3.3V单电源供电
单个字节的写入功能
3.3V LVTTL兼容的I / O
时钟控制和输入注册
异步输出使能
流水线式的数据输出能力
支持贪睡模式（低功耗状态）
内部突发计数器支持Intel爆
（交错）模式&线性突发模式
支持2T / 1T模式
包装在128引脚QFP和TQFP
框图
A(15:0)
输入
注册
64K ×64
CORE
ARRAY
CLK
CE （3： 1）
GW
BWE
BW （8： 1）
OE
ADSC
ADSP
ADV
LBO
ZZ
控制
逻辑
注册
数据I / O
注册
I / O （ 64 ： 1 ）
-1-
出版日期： 1999年8月
修订A3
W25P243A
引脚配置
V
D C
NEN
QC2
1
1 2
2 8
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38 3
9
/ /
/
/
/ / AA / V
/ / / /
/ /
CV V / B BB B / CB / BBVV B BDDAS
（E S） D C W WW WO长宽摹WWS W WS S.D。 S
3 S D E 8 7 6 5专K E特征W4 3 S D 2 1个C P V Q
VSSQ
I/O33
I/O34
I/O35
I/O36
I/O37
I/O38
I/O39
I/O40
I/O41
I/O42
I/O43
VDDQ
VSSQ
I/O44
I/O45
I/O46
I/O47
I/O48
I/O49
I/O50
I/O51
I/O52
I/O53
VDDQ
VSSQ
I/O54
I/O55
I/O56
I/O57
I/O58
I/O59
I/O60
I/O61
I/O62
I/O63
I/O64
VDDQ
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1
2 2 2 2 2 2 2 2 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 102
7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
4 4 4 4 4 4 4 4 4 4 5 5 5 5 5 5 5 5 5 5 6 6 6 6 6 65
0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4
VDDQ
I/O32
I/O31
I/O30
I/O29
I/O28
I/O27
I/O26
I/O25
I/O24
I/O23
I/O22
VSSQ
VDDQ
I/O21
I/O20
I/O19
I/O18
I/O17
I/O16
I/O15
I/O14
I/O13
I/O12
VSSQ
VDDQ
I/O11
I/O10
I/O9
I/O8
I/O7
I/O6
I/O5
I/O4
I/O3
I/O2
I/O1
VSSQ
V N / AA AV VA A A AA RA一个AA A VV A A A Z的V
S Cl测定1 1 1 D S1 1 1 9 8秒7 6 5 4 3 DS 2 1 0 Z数
V
DS
D
S B5 4 3 DS2 1 0
Q
Q
-2-
W25P243A
功能说明
该W25P243A是同步流水线突发SRAM中高端个人设计使用
计算机。它支持英特尔系统（交叉存取模式）和线性2突发地址序列
模式，这可以通过LBO引脚来控制。突发周期由ADSP或ADSC启动
每当ADV采样为低电平突发计数增加。
突发地址序列
英特尔系统（ LBO = V
DD
)
A[1:0]
外部起始地址
第二个地址
第三个地址
第四地址
00
01
10
11
A[1:0]
01
00
11
10
A[1:0]
10
11
00
01
A[1:0]
11
10
01
00
线性模式（ LBO = V
SS
)
A[1:0]
00
01
10
11
A[1:0]
01
10
11
00
A[1:0]
10
11
00
01
A[1:0]
11
00
01
10
该器件支持多种类型的写入模式操作。 BWE和BW [ 8 ： 1 ]支持独立
字节写入。所述BE [7： 0]信号可以直接连接到SRAM的BW [ 8:1 ] 。网关的信号
用于覆盖该字节使能信号，并允许高速缓存控制器写入所有字节到
SRAM ，无论什么字节写使能信号。各种写模式中指示
写表所示。另外，在流水线方式下，字节写使能信号，不会由于该锁存
与SRAM的地址，但数据。在流水线方式下，高速缓冲存储器控制器必须确保对SRAM
锁存的数据和有效字节允许来自处理器的信号。
真值表
周期
未选中
未选中
未选中
未选中
未选中
开始阅读
开始阅读
继续阅读
继续阅读
继续阅读
继续阅读
暂停阅读
暂停阅读
暂停阅读
暂停阅读
地址
二手
No
No
No
No
No
外
外
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
CE1
1
0
0
0
0
0
0
X
X
1
1
X
X
1
1
CE2
X
X
0
X
0
1
1
X
X
X
X
X
X
X
X
CE3
X
1
X
1
X
0
0
X
X
X
X
X
X
X
X
ADSP
X
0
0
1
1
0
1
1
1
X
X
1
1
X
X
ADSC
0
X
X
0
0
X
0
1
1
1
1
1
1
1
1
ADV
X
X
X
X
X
X
X
0
0
0
0
1
1
1
1
OE
数据
高阻
高阻
高阻
高阻
高阻
高阻
高阻
高阻
D-出
高阻
D-出
高阻
D-出
高阻
D-出
写*
X
X
X
X
X
X
读
读
读
读
读
读
读
读
读
X
X
X
X
X
X
X
1
0
1
0
1
0
1
0
-4-
W25P243A
真值表，继续
周期
开始写
开始写
开始写
继续写
继续写
挂起写
挂起写
地址
二手
当前
当前
外
NEXT
NEXT
当前
当前
CE1
X
1
0
X
1
X
1
CE2
X
X
1
X
X
X
X
CE3
X
X
0
X
X
X
X
ADSP
1
X
1
1
X
1
X
ADSC
1
1
0
1
1
1
1
ADV
1
1
X
0
0
1
1
OE
数据
高阻
高阻
高阻
高阻
高阻
高阻
高阻
写*
写
写
写
写
写
写
写
X
X
X
X
X
X
X
注意事项：
1.对于读/写一个详细的定义，请参见下面的写表。
2. "X"表示不关心， "1"表示逻辑高电平，并"0"表示逻辑低电平。
3。
OE
销使数据输出，不采样的时钟。 SRAM的所有信号同步采样
与总线时钟除了OE引脚。
4.在一个写周期跟随一个读周期，
OE
必须是不活动之前，写入周期的开始，允许写入数据到设置于
SRAM中。 OE还必须禁用之前的一个写周期的终点，输出缓冲器，保证了SRAM数据保持定时
得到满足。
写表
读/写功能
读
读
写字节1 I / O1 -I / O8
写字节2 I / O9 -I / O16
写字节2 ，字节1
写字节3 I / O17 -I / O24
写字节3 ，字节1
写字节3 ，字节2
写字节3 ，字节2 ，字节1
写字节4 ， I / O25 -I / O32
写4字节，字节1
写4字节，字节2
写4字节，字节2 ，字节1
写4字节， 3字节
写4字节，字节3 ，字节1
写4字节，字节3 ，字节2
写4字节，字节3 ，字节2 ，字节1
写字节5 ， I / O33 -I / O40
写字节5 ，字节1
GW
BWE
BW8
BW7
BW6
BW5
BW4
BW3
BW2
BW1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
X
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
X
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
X
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
X
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
X
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
X
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
X
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
X
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
-5-
出版日期： 1999年8月
修订A3
QQ：2880707522 复制
