1W224B
W224B
133 - MHz的扩频FTG移动奔腾III平台
特点
采用Cypress的传播最大化EMI抑制
频谱技术（ -0.5 ％和-1.0 ％ ）
单芯片系统FTG的移动式英特尔
平台
三个CPU输出
七份PCI时钟（一个自由运行）
七SDRAM时钟（ 1 DCLK的记忆中枢）
两份48 - MHz时钟（非扩频）的OP-
timized的USB参考输入和视频点时钟
三3V66 Hublink / AGP输出
一个VCH时钟（ 48 MHz的非SSC或66.67 MHz的SSC ）
两个输出APIC
一个缓冲基准输出
支持频率高达133 MHz的
支持5 ％和10 ％的超频
SMBus接口进行编程
电源管理控制输入
APIC ， 48兆赫， 3V66 ， PCI输出
周期到周期抖动： ........................................... ........ 500 PS
CPU输出偏斜： .............................................. ........ 150 PS
3V66输出偏斜： .............................................. ........ 175 PS
APIC ， SDRAM输出偏斜： ....................................... 250 PS
PCI输出偏斜： .............................................. .......... 500 PS
VDDQ3 （ REF ， PCI ， 3V66 ， 48 MHz的SDRAM ： ......... 3.3V ± 5 ％
VDDQ2 （ CPU ， APIC ） ： ........................................... .. 2.5V ± 5％的
表1.引脚可选功能
TEST ＃
0
0
1
1
1
1
FS1
x
x
0
0
1
1
FS0
0
1
0
1
0
1
中央处理器
三态
TEST
66兆赫
100兆赫
133兆赫
133兆赫
SDRAM
三态
TEST
100兆赫
100兆赫
133兆赫
100兆赫
关键的特定连接的阳离子
CPU ， SDRAM输出的周期到周期抖动： .............. 250 PS
框图
X1
X2
引脚配置
VDD_REF
REF
XTAL
OSC
PLL 1
分频器
网
PLL的参考频率
顶级
C罗CK
C对控制
VDD_CPU
CPU0
CPU_F1 ： 2
FS0 ： 1
CPU_STP ＃
VDD_SDRAM
SDRAM0 ： 5
DCLK
VDD_APIC
APIC0 ： 1
PWR_DWN ＃
VDD_PCI
PCI_F
顶级
C罗CK
C对控制
PCI1 ： 6
PCI_STP ＃
VDD_3V66
3V66_0:1
3V66_AGP
VDD_48MHz
PLL2
USB （ 48MHz的）
DOT （ 48MHz的）
REF
VDD_REF
X1
X2
摹ND_REF
摹ND_3V66
3V66_0
3V66_1
3V66_AG P
VDD_3V66
P·C I_ S T P＃
P·C I_F
P·C I1
G N _P C I
P·C I2
P·C I3
V D D _P C I
P·C I4
P·C I5
P·C I6
G N _P C I
V D D _C
G N _C
GND_48M赫兹
USB
DOT
VDD_48M赫兹
FS0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
G N _A P IC
一个P IC 0
一个P IC 1
V D D _一P IC
CPU0
VDD_CPU
CPU_F1
CPU_F2
G N _C P ü
G N _S ，D R A M
SDRAM 0
SDRAM 1
VDD_SDRAM
SDRAM 2
SDRAM 3
G N _S ，D R A M
SDRAM 4
SDRAM 5
DCLK
VDD_SDRAM
VCH_CLK
VDD_VCH
CPU_STP ＃
TEST ＃
PW R_DW N＃
SCLK
S.D。 ATA
FS1
W 224B
SDATA
SCLK
SMBUS
逻辑
VCH_CLK
Intel是Intel Corporation的注册商标。
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2001年6月12日
W224B
引脚德网络nitions
引脚名称
CPU0,
CPU_F1 ： 2
PCI1 ：6， PCI_F
APIC0 ： 1
SDRAM0 ：5，
DCLK
3V66_0:1,
3V66_AGP
USB
DOT
REF
VCH_CLK
PWR_DWN ＃
CPU_STP ＃
PCI_STP ＃
TEST ＃
FS0 ： 1
SCLK
SDATA
X1
PIN号
52, 50, 49
13, 15, 16, 18,
19, 20, 12
55, 54
46, 45, 43, 42,
40, 39, 38
7, 8, 9
25
26
1
36
32
34
11
33
28, 29
31
30
3
针
TYPE
O
O
O
O
O
O
O
O
O
I
I
I
I
I
I
I / O
I
引脚说明
CPU时钟输出：
1输入或通过串行输入：频率由FS0设置
界面。在CPU0的输出由CLK_STOP ＃输入选通。
33MHz的PCI输出：
除了PCI_F输出，这些输出是由选通
在PCI_STOP ＃输入。
APIC输出：
2.5V固定的33.33 - MHz时钟。这个输出是同步的
CPU时钟。
SDRAM时钟输出：
在任100 MHz或133 MHz的运行3.3V输出
根据FS0的设置： 1输入。 DCLK是一个自由运行的时钟。
66 - MHz时钟输出：
3.3V固定的66 - MHz时钟。
USB时钟输出：
3.3V固定的48 MHz的非扩频USB时钟输出。
点时钟输出：
3.3V固定的48 MHz的非扩频信号。
参考时钟：
3.3V 14.318 MHz的时钟输出。
视频控制中心时钟输出：
3.3V可选48 - MHz的非扩散光谱
TRUM或66.67 MHz的扩频时钟输出。
掉电控制：
3.3V LVTTL兼容的输入，它使器件
掉电模式时保持低电平。
CPU输出控制：
3.3V LVTTL兼容的输入端，只停止了CPU0
时钟。输出保持在低电平状态。
PCI输出控制：
3.3V LVTTL兼容的输入端，停止PCI1 ： 6个时钟周期。
输出保持在低电平状态。
测试模式控制：
3.3V LVTTL兼容的输入设备放置到测试
模式。
频率选择输入：
用3.3V的LVTTL兼容的输入来选择
CPU和SDRAM频率。看到频率表。
SMBus时钟输入：
时钟引脚SMBus的电路。
SMBus数据输入：
数据引脚SMBus的电路。
晶体连接或外部基准频率输入：
该引脚具有双重
功能。它可以被用作一个外部14.318 MHz的晶体振荡器连接，或作为
外部参考频率输入。
水晶连接：
连接外部14.318 MHz的晶振。如果使用
外部参考时，该引脚必须悬空。
3.3V电源连接：
电源的核心逻辑， PLL电路， SDRAM
输出缓冲器，PCI输出缓冲器中，参考输出缓冲器和48 -MHz的输出
缓冲区。连接到3.3V 。
X2
VDD_REF ，
VDD_3V66
VDD _PCI ，
VDD_48MHz,
VDD_VCH ，
VDD_SDRAM ，
VDD_SDRAM
VDD_APIC ，
VDD_CPU
GND_REF ，
GND_3V66,
GND_PCI ，
GND_PCI ，
GND_48MHz,
GND_SDRAM 。
GND_SDRAM 。
GND_CPU ，
GND_APIC
4
2, 10, 17, 27, 35,
37, 44
O
P
51, 53
5, 6, 14, 21, 24,
41, 47, 48, 56
P
G
2.5V电源连接：
电源的APIC和CPU输出缓冲器。 CON-
NECT到2.5V 。
接地连接：
连接所有接地引脚到公共系统地
平面。
2
W224B
引脚德网络nitions
引脚名称
VDD_CORE
GND_CORE
PIN号
22
23
针
TYPE
P
G
引脚说明
3.3V模拟电源连接：
电源的核心逻辑， PLL电路。 CON-
NECT至3.3V 。
模拟地连接：
地面的核心逻辑， PLL电路。
概观
在W224是一款高度集成的频率定时发生器，
为Intel提供所有需要的时钟源
architec-
使用图形TURE平台集成的核心逻辑。
CPU / SDRAM频率选择
CPU输出频率是通过引脚28和29.选择
CPU / SDRAM的频率编程的信息，请参见
表2
另外，频率选项可用
通过串行数据接口。
.
表2.频率选择真值表
TEST ＃
0
0
1
1
1
1
FS1
X
X
0
0
1
1
FS0
0
1
0
1
0
1
中央处理器
高阻
TCLK/2
66兆赫
100兆赫
133兆赫
133兆赫
SDRAM
高阻
TCLK/2
100兆赫
100兆赫
133兆赫
100兆赫
3V66
高阻
TCLK/3
66兆赫
66兆赫
66兆赫
66兆赫
PCI
高阻
TCLK/6
33兆赫
33兆赫
33兆赫
33兆赫
48MHz
高阻
TCLK/2
48兆赫
48兆赫
48兆赫
48兆赫
REF
高阻
TCLK
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
APIC
高阻
TCLK/6
33兆赫
33兆赫
33兆赫
33兆赫
笔记
1
2, 3
4, 5, 6
4, 5, 6
4, 5, 6
4, 5, 6
注意事项：
1.为“钉床”板级测试。
2. TCLK是一个测试时钟测试模式过载的XTAL_IN输入。
3.要求直流输出阻抗验证。
4. “正常”的运作模式。
5.范围的基准频率是允许的最小。 = 14.316兆赫，标称= 14.31818 MHz时，最大= 14.32兆赫。
48兆赫6.频率精度必须是167 PPM ，以配合USB默认值。
3
W224B
偏移量在时钟信号组
图1
和
图2
代表之间的相位关系
不同的群体，从W224的时钟输出时，它是亲
人们提供一个66 MHz的CPU时钟和100 MHz的CPU时钟，重新
NS 0
10纳秒
重复循环
spectively 。应当指出的是，当CPU时钟为操作
在100MHz ， CPU时钟输出是180度异相的
SDRAM时钟输出。
20纳秒
30纳秒
40纳秒
P ü 66 - M·H
S.D。 AM 100 - M·H
3V 66 66 - M·H
PC I 33 - M·H
AP IC 33 - M·H
F 14.318 - M·H
美国B 48 - M·H
D 2 O牛逼48 - M·H
图1.集团偏移波形（ 66 MHz的CPU / 100 MHz的SDRAM时钟）
表3. 66 MHz的集团时序关系和公差
CPU来
SDRAM
OFFSET
公差
-2.5纳秒
500 PS
CPU为3V66
7.5纳秒
500 PS
SDRAM到
3V66
0.0纳秒
500 PS
3V66到PCI
1.5-3.5纳秒
500 PS
PCI到APIC
0.0纳秒
1.0纳秒
USB & DOT
ASYNC
不适用
NS 0
10纳秒
CY CLE重新连冠
20纳秒
30纳秒
40纳秒
CPU 100 MHz的
SDRAM 100 MHz的
3V66 66 MHz的
PCI 33 - MHz的
APIC33-MHz
REF 14.318兆赫
USB 48 MHz的
DOT 48 MHz的
图2组波形偏移量（ 100 MHz的CPU / 100 MHz的SDRAM时钟）
4
W224B
表4. 100 MHz的集团时序关系和公差
CPU来
SDRAM
OFFSET
公差
5.0纳秒
500 PS
CPU来
3V66
5.0ns
500 PS
SDRAM到
3V66
0.0纳秒
500 PS
3V66到PCI
1.5-3.5纳秒
500 PS
PCI到APIC
0.0纳秒
1.0纳秒
USB & DOT
ASYNC
不适用
NS 0
10纳秒
YC乐重新PE ATS
20纳秒
30纳秒
40纳秒
CPU 133 MHz的
SDRAM 100 MHz的
3V66 66 MHz的
PCI 33 - MHz的
APIC33-MHz
REF 14.318兆赫
USB 48 MHz的
DOT 48 MHz的
图3.组偏移波形（ 133 - MHz的CPU / 100 - MHz的SDRAM时钟）
表5. 133兆赫/ SDRAM 100 MHz的集团时序关系和公差
CPU来
SDRAM
OFFSET
公差
断电控制
NS 0
10纳秒
YC乐重新PE ATS
CPU为3V66
0.0纳秒
500 PS
SDRAM到
3V66
0.0纳秒
500 PS
3V66到PCI
1.5-3.5纳秒
500 PS
PCI到APIC
0.0纳秒
1.0纳秒
USB & DOT
ASYNC
不适用
0.0纳秒
500 PS
20纳秒
30纳秒
40纳秒
CPU 133 MHz的
SDRAM 133 MHz的
3V66 66 MHz的
PCI 33 - MHz的
APIC33-MHz
REF 14.318兆赫
USB 48 MHz的
DOT 48 MHz的
图4.组偏移波形（ 133 - MHz的CPU / 133 - MHz的SDRAM时钟）
5
QQ：2880707522 复制
