W210
扩频FTG威盛K7芯片组
特点
采用Cypress的传播最大化EMI抑制
频谱技术
单芯片系统频率合成器的VIA K7
芯片组
一对的K7处理器差分CPU输出
一个漏极开路输出的CPU为VIA K7芯片组
六份PCI输出
一个48 MHz的输出， USB
一个24 MHz或48 MHz的输出SIO
双缓冲基准输出
十三SDRAM输出提供了3 DIMM的支持
支持频率高达200 MHz的
I
2
C接口编程
电源管理控制输入
提供48引脚SSOP
表1模式输入表
模式
0
1
销2
CPU_STOP ＃
REF0
关键的特定连接的阳离子
CPU到CPU输出偏斜： ......................................... 175 PS
PCI到PCI输出偏斜： ............................................ 500 PS
V
DDQ3
: .................................................................... 3.3V±5%
表2.引脚可选频率
输入地址
中央处理器
FS3 FS2 FS1 FS0
（兆赫）
1
1
1
1
133.3
1
1
1
0
75
1
1
0
1
100.2
1
1
0
0
66.8
1
0
1
1
79
1
0
1
0
110
1
0
0
1
115
1
0
0
0
120
0
1
1
1
133.3
0
1
1
0
83.3
0
1
0
1
100.2
0
1
0
0
66.8
0
0
1
1
124
0
0
1
0
129
0
0
0
1
138
0
0
0
0
143
PCI0 ： 5
（兆赫）
33.3
37.5
33.3
33.4
39.5
36.7
38.3
30
33.3
27.7
33.3
33.4
31.0
32.3
34.5
35.8
传播
SPECTRUM
±0.5%
±0.5%
±0.5%
±0.5%
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
框图
VDDQ3
REF0/(CPU_STOP#)
X1
X2
XTAL
OSC
PLL的参考频率
引脚配置
REF1/FS0
[1]
I / O引脚
控制
PWRDWN ＃
CPUT_CS
停止
时钟
控制
÷2,3,4
PLL 1
CPUT0
CPUC0
VDDQ3
PCI0/MODE
PCI1/FS1
PCI2
PCI3
PCI4
PCI5
VDDQ3
48MHz/FS2
SDATA
SCLK
我知道了
逻辑
PLL2
÷2
2
VDDQ3
REF0/(CPU_STOP#)
GND
X1
X2
VDDQ3
PCI0/MODE
PCI1/FS1*
GND
PCI2
PCI3
PCI4
PCI5
VDDQ3
SDRAMIN
GND
SDRAM11
SDRAM10
VDDQ3
SDRAM9
SDRAM8
GND
SDATA
I
2
C
SCLK
{
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF1/FS0*
GND
CPUT_CS
GND
CPUC0
CPUT0
VDDQ3
PWRDWN ＃ *
SDRAM12
GND
SDRAM0
SDRAM1
VDDQ3
SDRAM2
SDRAM3
GND
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
VDDQ3
48MHz/FS2*
24_48MHz/FS3^
SDRAMIN
13
24_48MHz/FS3
VDDQ3
SDRAM0 ： 12
注意：
1.内部上拉电阻不应加以依赖设置I / O
引脚为高电平。带括号的引脚功能由MODE引脚决定
电阻捆扎。不像其他的I / O管脚，输入FS3具有内部
下拉电阻。
W210
I
2
C是飞利浦公司的商标。
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2000年4月11日，修订版。 * C
W210
引脚德网络nitions
引脚名称
CPUT0,
CPUC0,
CPUT_CS
PCI2 ： 5
PIN号
43, 44, 46
PIN TYPE
O
（开
漏）
O
引脚说明
CPU时钟输出0 ：
CPUT0和CPUC0是差动CPU时钟输出
为K7处理器。 CPUT_CS是漏极开路输出时钟的芯片组。它
有相同的相位关系为CPUT0 。
PCI时钟输出2到5 ：
这四个PCI时钟输出被控制
在PWRDWN ＃控制引脚。频率设定由FS0 ： 3输入或通过串口
输入接口，见
表2
和
6
了解详细信息。输出电压摆幅控制
通过电压施加到VDDQ3 。
固定PCI时钟输出/频率选择1 ：
作为输出，频率由设置
FS0 ： 3输入或通过串行输入接口。这个输出是由控制
PWRDWN ＃的输入。该引脚也用作电源接通背带选项确定
如上述设备的工作频率
表2中。
固定PCI时钟输出/方式：
作为输出时，频率被设定在FS0 ： 3个输入端
或通过串行输入接口，见
表2
和
6.
这个输出是由控制
在PWRDWN ＃输入。该引脚也用作电源接通背带选项确定
销2的函数，见
表1
了解详细信息。
PWRDWN ＃输入：
LVTTL兼容的输入，它使器件在掉电
模式时保持低电平。在关断模式下， CPUC0将三态和所有
其他输出时钟将被拉低。
48 - MHz输出/频率选择2 ：
48MHz的是在正常操作中提供的。在
标准的PC系统中，这个输出可以被用作通用的参考
串行总线主控制器。该引脚也用作电源接通背带选项
确定如上述设备的工作频率
表2中。
24_48 - MHz输出/频率选择3 ：
在标准的PC系统，该输出可
被用作时钟输入为一个超级I / O芯片。的输出频率进行控制
通过配置字节3位[ 6 ] 。默认输出频率为24兆赫。该引脚
也用作电源接通背带选项来确定器件的工作频率
如上述
表2中。
参考时钟输出1 /频率选择2 ：
3.3V 14.318 MHz的输出时钟。
该引脚也可作为电带选项来确定设备的操作
如上述频率
表2中。
上电时， FS0输入将被锁定，这
中所述将设置时钟频率
表2中。
参考时钟输出0或CPU_STOP ＃输入引脚：
功能确定
由MODE引脚。当CPU_STOP ＃输入为低电平时，它会带动CPUT0
和CPUT_CS为逻辑0 ，这将三态CPUC0 。当此引脚配置
作为输出时，此引脚变为3.3V 14.318 MHz的输出时钟。
缓冲输入引脚：
提供给这个输入端的信号进行缓冲，以13输出
（ SDRAM0 ： 12 ） 。
缓冲输出：
这十三个专用输出提供信号的副本
在SDRAMIN输入提供。的摆动是由VDDQ3设置，并且它们是deac-
当PWRDWN ＃输入置为低电平tivated 。
时钟引脚用于I
2
电路。
数据引脚用于I
2
电路。
晶体连接或外部基准频率输入：
该引脚具有双重
功能。它可以被用作一个外部14.318 MHz的晶体振荡器连接，或作为
外部参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。如果
使用外部基准时，该引脚必须悬空。
电源连接：
电源的核心逻辑， PLL电路， SDRAM输出，
PCI输出，基准输出， 48 - MHz的输出，并24_48 MHz的输出。连
到3.3V电源。
接地连接：
连接所有接地引脚到公共系统地
平面。
10, 11, 12, 13
PCI1/FS1
8
I / O
PCI0/MODE
7
I / O
PWRDWN ＃
41
I
48MHz/FS2
26
I / O
24_48MHz/
FS3
25
I / O
REF1/FS0
48
I / O
REF0/
CPU_STOP ＃
2
I / O
SDRAMIN
SDRAM0 ： 12
15
38, 37, 35,
34, 32, 31,
29, 28, 21,
20, 18, 17, 40
24
23
4
I
O
SCLK
SDATA
X1
I
I / O
I
X2
VDDQ3
5
1, 6, 14, 19,
27, 30, 36, 42
3, 9, 16, 22,
33, 39, 45, 47
I
P
GND
G
2
W210
概观
在W210是发展成为一个单芯片器件，以满足
时钟的VIA K7核心逻辑芯片组的需求。除了
由标准FTG提供典型输出， W210增加了一个
第十三输出缓冲器，支持SDRAM DIMM模块
与芯片一起使用。
赛普拉斯专有的扩展频谱频率合成
技术是在CPU和PCI输出的功能。当单片机进入
禁止时，该功能减少了而不是峰值EMI测量
唯一的输出信号及其谐波也是，但任何
其他的时钟信号被正确地同步到它们。
一旦W210电时，所述第一2毫秒的操作是用于
输入逻辑的选择。在此期间，在5个I / O引脚（ 7,8
25，26， 48 ）的三态，从而使输出捆扎重新
体管上的L / O引脚拉引脚及其相关的钙
pacitive时钟负载为逻辑高电平或低电平状态。在
在2毫秒周期的结束时，建立了逻辑“0”或“1”的条件
在L / O引脚和灰被锁定。下一个输出缓冲区被使能
转换的L / O引脚到工作时钟输出。在2毫秒
定时器启动时， V
DD
达到2.0V 。输入位只能
通过旋转V重置
DD
关闭，然后重新打开。
但是应当指出的是，捆扎电阻没有显Fi的
在时钟输出信号完整性着影响。该驱动器阻抗
时钟输出的ANCE是<40Ω （标称值） ，这是最低限度
受10 kΩ的带接地或V
DD
。如用SE-
里斯端接电阻，输出电阻捆扎应
放在尽量靠近L / O引脚尽可能以保持
互连走线短。从电阻到跟踪
地面或V
DD
应保持小于2英寸长至
防止输入逻辑采样时系统噪声耦合。
当该时钟输出被使能之后2毫秒的输入
期间，特定网络版输出频率传递的引脚上，
假设V
DD
已趋于稳定。如果V
DD
还没有达到
满值时，输出频率最初可能低于目标，但会
提高到V一旦目标
DD
电压稳定。在这两种
情况下，一个短的输出时钟周期可以从制造
当启用输出CPU时钟输出。
V
DD
打包输出电阻
10 k
（ LOAD选项1 ）
W210
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
功能说明
I / O引脚工作
引脚7 ， 8 ， 25 ， 26和48是两用L / O引脚。上
通电时这些引脚作为逻辑输入，允许determi-
国家指定的设备功能。加电后的一小段时间
起来，每个引脚的逻辑状态被锁存，引脚成为
时钟输出。此功能通过的COM减少了器件的引脚数
比南时钟输出与输入选择引脚。
外部10 - kΩ的“打包”电阻之间的连接
在L / O引脚与地或V
DD
。连接到地设置一个
锁存器为“ 0 ”，连接到V
DD
设置一个闩锁，以“1”。
图1
和
图2
表现为捆扎电阻2建议的方法
连接。
系列终端电阻
R
时钟负载
10 k
（ LOAD选项0 ）
Q
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
跳线设置
V
DD
10 k
W210
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
打包输出电阻
系列终端电阻
R
时钟负载
电阻值R
Q
数据
LATCH
通过跳线选图2.输入逻辑选择
3
W210
扩展频谱频率时序发生器
该设备产生被频率调制的时钟
命令，以增加它占用的带宽。通过增加
基波及其谐波，上午的带宽
辐射电磁辐射的plitudes是重
缩小一次。这种效果是在描绘
网络连接gure 3 。
如图
图3中，
的调制时钟的高次谐波具有
振幅明显低于未调制的信号。该
降低幅度取决于谐波数
和频率偏差或扩散。该方程为
减少是：
分贝= 6.5 + 9 *日志
10
（P）+ 9 *日志
10
(F)
5分贝/ DIV
哪里
P
是偏差的比例和
F
是频率
在兆赫其中，该衰减测量。
输出时钟被调制，在所示的波形
图4中。
该波形，如在讨论“扩频
时钟发生器为减少辐射排放“由
布什，费斯勒和哈丁产生最大限度的降低
在辐射电磁辐射的幅度。该
选择偏离该芯片被指定
表6所示。图4
详细介绍了赛普拉斯的扩频模式。赛普拉斯并提供OP-
系统蒸发散与更多的传播和更大的EMI抑制。联系
您当地的销售代表，了解这些设备的详细信息。
扩频时钟被激活或停用SE-
中的数据字节0 lecting对位1-0的相应值
I
2
C数据流。请参阅
表6
了解更多详情。
SSFT摹
典型Clo提供CK
振幅（分贝）
-S S%
频率uency S盘（M赫兹）
+SS %
图3.时钟谐波带和不带SSCG调制的频域表示
MAX （0％）
频率
10%
20%
30%
40%
50%
60%
70%
80%
90%
100%
10%
20%
30%
40%
50%
60%
70%
80%
90%
MIN （ -0.5 ％ ）
图4.典型的调制方式
4
100%
W210
串行数据接口
在W210提供，可以是一个双引脚，串行数据接口
用于配置控制partic-内部寄存器的设置
ular设备功能。上电时，将W210与初始化
默认寄存器的设置，因此使用这种串行数据
接口是可选的。串行接口是只写（到
时钟芯片） ，是器件引脚的专用功能SDATA
和SCLOCK 。在主板上的应用，以及SDATA
SCLOCK通常驱动的两个逻辑输出
表3.串行数据接口控制功能汇总
控制功能
时钟输出禁止
描述
常见的应用
任何单个时钟输出（S ）可以被禁用。显示未使用的输出被禁止，以降低EMI
禁止时输出都在积极保持低电平。
和系统电源。例子是时钟输出
把未使用的PCI插槽。
通过提供CPU / PCI频率的选择
软件。频率是在一个平滑的变化和
控制的方式。
启用或禁用扩频时钟。
把时钟输出置于高阻抗状态。
对于备用微处理器和电源
管理选项。平滑的频率转录
习得允许在CPU频率变化
正常的系统操作。
减少电磁干扰。
生产PCB测试。
芯片组。时钟器件寄存器的变化通常由
在系统初始化时，如果有的话是必需的。接口
也可以为电源管理系统操作期间使用
换货功能。
表3
概括的控制功能
该串行数据接口。
手术
数据被写入到W210在11字节的每个8比特。
字节被写入显示的顺序
表4 。
CPU时钟频率
选择
扩频
启用
输出三态
（保留）
保留或函数为未来的器件版本亲没有用户应用程序。寄存器位必须令状
生产器件的测试。
10为0 。
表4字节写入顺序
字节序
1
字节名称
从机地址
比特序列
11010010
字节说明
命令W210接受比特数据字节0-6内部
寄存器的配置。自其它设备可存在于相同的COM
周一串行数据总线，它必须有一个特定的从机地址为
每一个潜在的接收器。从机接收地址为W210是
如果从机地址不11010010.寄存器的设置将不能进行
正确的（或者是一个备用的从接收器） 。
未使用的W210 ，因此位值将被忽略（ “无关” ） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。命令代码字节是标准的串行部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
未使用的W210 ，因此位值将被忽略（ “无关” ） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。字节数字节是标准的COM串口的一部分
通信协议和写入到另一个被寻址时，可以使用
从接收的串行数据总线上。
在数据字节0-7的数据位设置内部W210寄存器控制
设备的操作。数据位只接受当地址
字节的比特序列是11010010 ，如上所述。对于位的描述
控制功能，是指
表5
数据字节的串行配置图。
2
命令
CODE
不在乎
3
字节数
不在乎
4
5
6
7
8
9
10
11
数据字节0
数据字节1
数据字节2
数据字节3
数据字节4
数据字节5
数据字节6
数据字节7
请参阅
表5
5
QQ：2881677436 复制
