W159B
引脚德网络nitions
引脚名称
CPU0 ： 6
针
号
48, 47, 44, 43,
40, 39, 36
针
TYPE
O
引脚说明
CPU时钟输出0 6 ：
在频率设定上运行这七个CPU时钟
通过SEL133 / 100 ＃ 。输出电压摆幅由施加到VDDQ2的电压设定。为
4路SMP系统不需要超过5 CPU输出， CPU5和CPU6
可以在上电期间主张6W / 4W ＃被禁用。
同步内存参考时钟输出0到1 ：
参考时钟
对于直接RDRAM的时钟发生器运行在1/2 CPU时钟频率。产量
电压摆动是由施加到VDDQ2的电压设定。对于使用SDRAM的系统，
CPUdiv2_0 ： 1输出可以通过在引脚30追平VDDQ2至GND禁用。
33 - MHz的固定频率输出：
这些都是固定频率输出，可
用于驱动的PCI设备。
14.318 MHz的参考时钟输出/ APIC速度选择：
在正常操作
系统蒸发散，这是一个3.3V 14.318 MHz的参考输出。在上电期间，它被采样
确定APIC的工作频率。如果样品是“1”， APIC将
定于CPU / 4 。如果是“0”， APIC将固定在16.667兆赫。
14.318 MHz的参考时钟输出/测试模式：
在正常操作期间，这
是3.3V 14.318 MHz的参考输出。输入被采样在上电时以确定
矿山设备是否应该初始化为正常运行或测试模式。
同步I / OAPIC时钟输出：
APIC的输出频率由下式确定
FIXAPIC ＃捆扎。为4路SMP系统不需要超过5 APIC
输出APIC5和APIC6可以在上电时断言4W / 6W ＃被禁用。
48 - MHz的输出：
固定的48 - MHz的USB输出。输出电压摆幅由控制
电压施加到VDDQ3 。
66 - MHz输出0到3：
固定的66 MHz的输出。
频率选择输入：
3.3V LVTTL兼容的输入，它选择的CPU输出
所示频率
表1中。
晶体连接或外部基准频率输入：
连接到任何
一个14.318 MHz的晶振或其他参考信号。
水晶连接：
输出连接外部14.318 MHz的晶振。如果
使用外部基准时，该引脚必须悬空。
4路/ 6路输出选择：
该输入可以在初始化之后被改变，并具有
内部上拉电阻。如果上电时悬空时，输出
构造成使得所有的CPU和APIC的输出是活动的。如果在拉低
电时， CPU5 ： 6和APIC5 ： 6将被禁用。
低电平有效扩频启用：
3.3V LVTTL兼容的输入，使
当保持低电平扩频模式。
有源低功率下输入：
3.3V LVTTL兼容的异步输入的
要求设备进入省电模式。
接地连接
CPUdiv2_ 0:1
32, 31
O
3V33_0:1
REF0/
FIXAPIC ＃ *
23, 24
9
O
I / O
REF1/TEST#*
10
I / O
APIC0 ： 6
4, 3, 1, 56, 55
53, 52
14
16, 17, 20, 21
29
6
7
26
O
48MHz
3V66_0:3
SEL133/100#
X1
X2
6W/4W#*
O
O
I
I
O
I
SPREAD ＃
PWRDWN ＃
GND
50
34
2, 11, 13, 19,
25, 28, 33, 37,
38, 45, 46, 51
8, 12, 15, 18,
22, 27
5, 30, 35, 41,
42, 49, 54
I
I
G
VDDQ3
VDDQ2
P
P
电源连接：
电源为3V33 ， 3V66 ， 48MHz的，和REF输出缓冲器，
核心电路和PLL电路。连接到3.3V电源。
电源连接：
电源的APIC和CPU ， CPUdiv2输出缓冲器。
连接到2.5V电源。
所有的CPU ，PCI和IOAPIC时钟可以同步MOD-
ulated扩频操作。赛普拉斯采用亲
提供了最大程度降低EMI专有的技术
同时最小时钟歪斜能够降低系统
时序余量。采用扩频调制是
通过外部信号输入控制。
该W159B还包括电源管理控制输入。
通过使用这些输入，系统逻辑可以停止CPU和/或PCI
时钟或电源关闭整个设备以节省系统
力。
概观
该W159B旨在提供必要的频
资源与先进的多处理英特尔架构设计师用手工工作
tecture平台。分体式供电电压信号提供2.5V
和3.3V时钟频率工作频率高达133 MHz的。
从一个低成本14.31818 MHz的参考晶体振荡器，
在W159B产生2.5V时钟输出，支持的CPU ，
核心逻辑芯片组，及直接RDRAM的时钟发生器。这也
提供歪斜控制的PCI和IOAPIC时钟同步
到CPU的时钟，48 MHz的通用串行总线（ USB）的时钟，并
复制14.31818 MHz的参考时钟。
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