W144
440BX AGPset扩频频率合成器
特点
最大化的电磁干扰（ EMI）的
抑制使用赛普拉斯的扩频
技术
单芯片系统频率合成器的英特尔
440BX AGPset
两份CPU输出
六份PCI输出1
一个48 MHz的输出， USB
一个24 MHz的输出SIO
双缓冲基准输出
一个IOAPIC输出
十三SDRAM输出提供了三个支持
的DIMM
支持频率高达150 MHz
I
2
C接口编程
电源管理控制输入
表1.引脚可选频率
输入地址
CPU_F ， CPU1
FS3 FS2 FS1 FS0
（兆赫）
PCI_F ，1:5 （ MHz）的
1
1
1
1
133.6
33.4 （ CPU / 4 ）
1
1
1
0
124
31 （CPU / 4）
1
1
0
1
150
37.5 （CPU / 4）的
1
1
0
0
140
35 （CPU / 4）
1
0
1
1
105
35 （CPU / 3）
1
0
1
0
110
36.7 （ CPU / 3 ）
1
0
0
1
115
38.3 （ CPU / 3 ）
1
0
0
0
120
40 （CPU / 3）
0
1
1
1
100.2
33.4 （ CPU / 3 ）
0
1
1
0
133.3
44.43 （CPU / 3）
0
1
0
1
112
37.3 （ CPU / 3 ）
0
1
0
0
103
34.3 （CPU / 3）
0
0
1
1
66.8
33.4 （ CPU / 2 ）
0
0
1
0
83.3
41.7 （ CPU / 2 ）
0
0
0
1
75
37.5 （CPU / 2）
0
0
0
0
124
41.3 （ CPU / 3 ）
逻辑框图
VDDQ3
REF0/(PCI_STOP#)
X1
X2
XTAL
OSC
PLL的参考频率
引脚配置
[1]
REF1/FS2
VDDQ2
IOAPIC
VDDQ2
I / O引脚
控制
停止
时钟
控制
CLK_STOP ＃
PLL 1
÷2,3,4
停止
时钟
控制
CPU1
CPU_F
VDDQ3
PCI_F / MODE
PCI1/FS3
PCI2
PCI3
PCI4
PCI5
VDDQ3
48MHz/FS0
÷2
停止
时钟
控制
SDATA
SCLK
我知道了
逻辑
PLL2
2
VDDQ3
REF0/(PCI_STOP#)
GND
X1
X2
VDDQ3
PCI_F / MODE
**PCI1/FS3
GND
PCI2
PCI3
PCI4
PCI5
VDDQ3
SDRAMIN
GND
SDRAM11
SDRAM10
VDDQ3
SDRAM9
SDRAM8
GND
2
SDATA
我知道了
SCLK
{
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDQ2
IOAPIC
REF1/FS2*
GND
CPU_F
CPU1
VDDQ2
CLK_STOP ＃
SDRAM_F
GND
SDRAM0
SDRAM1
VDDQ3
SDRAM2
SDRAM3
GND
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
VDDQ3
48MHz/FS0*
24MHz/FS1*
W144
SDRAMIN
停止
时钟
控制
24MHz/FS1
VDDQ3
SDRAM0 ： 11
12
SDRAM_F
注意：
1. *有一个内部上拉电阻。它不应该被依赖为设置I / O引脚为高电平。带括号的引脚功能由MODE引脚电阻捆扎确定
而**有一个内部下拉电阻。
赛普拉斯半导体公司
文件编号： 38-07153牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年1月16日
W144
引脚说明
引脚名称
CPU_F
CPU1
PCI2 ： 5
PCI1/FS3
号
44
43
10, 11, 12,
13
8
TYPE
描述
O
自由运行的CPU时钟：
输出电压摆幅由施加到电压控制
VDDQ2 。看
表1
和
6
详细的频率信息。
O
CPU时钟输出1 ：
该CPU时钟输出由CLK_STOP ＃控制来控制
引脚。输出电压摆幅由施加到VDDQ2电压控制。
O
PCI时钟输出2到5 ：
这四个PCI时钟输出通过控制
PCI_STOP ＃控制引脚。输出电压摆幅由施加到VDDQ3电压控制。
I / O
固定PCI时钟输出：
作为输出。频率被设定在FS0 ： 3个输入端，或通过
串行输入接口，见
表1
和
6.
这个输出是由PCI_STOP ＃输入的影响。
当输入时，锁存数据选择的CPU和PCI输出频率。
I / O
固定PCI时钟输出：
作为输出时，频率被设定在FS0 ： 3个输入端，或通过
串行输入接口，见
表1
和
6.
该输出不受该PCI_STOP ＃
输入。当输入，设置第2脚的功能。
I
CLK_STOP ＃输入：
当拉低，影响了时钟输出停止后低
完成一个完整的时钟周期（ 2-3个CPU时钟延迟） 。当拉高，影响时钟
输出开始，一个完整的时钟周期（ 2-3个CPU时钟延迟）开始。
O
IOAPIC时钟输出：
提供14.318 MHz的固定频率。输出电压摆幅
由VDDQ2控制。此输出被禁用时CLK_STOP ＃置为低电平。
I / O
48 - MHz的输出：
48MHz的是在正常操作中提供的。在标准系统中，这种输出
可以用作通用串行总线的参考。上电时输入FS0会
被锁定，这将作为描述设置时钟频率
表1中。
I / O
24 MHz的输出：
24兆赫时在正常操作中提供。在标准系统中，这种输出
可以用作时钟输入为一个超级I / O芯片。上电时输入FS1会
锁定，这将作为描述设置时钟频率
表1中。
I / O
I / O双功能REF0和FS2引脚：
上电时， FS2输入将被锁定，这
中所述将设置时钟频率
表1中。
当输出时，此引脚提供
固定时钟信号频率相等的X1 / X2引脚提供的参考信号。
I / O
固定14.318 MHz的输出0或PCI_STOP ＃引脚：
功能由MODE引脚决定。
该PCI_STOP ＃输入使PCI 1 ： 5时，输出高电平，并将其导致
保持在逻辑0时低。该PCI_STOP信号被锁存PCI_F的上升沿。
其影响采取的下一个PCI_F时钟周期的地方。当输出时，此引脚提供
固定时钟信号频率相等的X1 / X2引脚提供的参考信号。
I
缓冲输入引脚：
提供给这个输入端的信号进行缓冲，以13输出
（ SDRAM0 ： 11 ， SDRAM_F ） 。
O
缓冲输出：
这些12的专用输出提供所提供的信号的副本
在SDRAMIN输入。的摆动是由VDDQ3设置，并且它们被去激活时
CLK_STOP ＃输入设置为低电平。
O
I
I / O
I
自由运行缓冲输出：
此专用输出提供了SDRAMIN副本
输入端，不会受CLK_STOP ＃输入
时钟引脚用于I
2
电路
数据引脚用于I
2
电路
晶体连接或外部基准频率输入：
该引脚具有双重
功能。它可以被用作一个外部14.318 MHz的晶体连接或作为外部
参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。如果使用
外部参考时，该引脚必须悬空。
电源连接：
电源的核心逻辑， PLL电路， SDRAM输出， PCI
产出，参考输出， 48 MHz的输出，以及24 MHz的输出。连接到3.3V电源。
电源连接：
电源为IOAPIC ， CPU_F和CPU1输出缓冲器。
连接到2.5V或3.3V 。
接地连接：
连接所有接地引脚到公共系统地平面。
PCI_F / MODE
7
CLK_STOP ＃
41
IOAPIC
48MHz/FS0
47
26
24MHz/FS1
25
REF1/FS2
46
REF0/
（ PCI_STOP ＃ ）
2
SDRAMIN
SDRAM0 ： 11
15
38, 37, 35,
34, 32, 31,
29, 28, 21,
20, 18, 17
40
24
23
4
SDRAM_F
SCLK
SDATA
X1
X2
VDDQ3
5
1, 6, 14,
19, 27, 30,
36
42, 48
3, 9, 16,
22, 33, 39,
45
I
P
VDDQ2
GND
P
G
文件编号： 38-07153牧师* B
第14页2
W144
关键的特定连接的阳离子
CPU周期到周期抖动： ......................................... 250 PS
CPU到CPU输出偏斜： ........................................ 175 PS
PCI到PCI输出偏斜： ............................................ 500 PS
V
DDQ3
:..................................................................... 3.3V±5%
V
DDQ2
:..................................................................... 2.5V±5%
SDRAMIN到SDRAM0 ： 11延迟： ......................... 3.7纳秒（典型值） 。
SDRAM0 ： 11 （线索），以SDRAM_F歪斜： ............. 0.4纳秒（典型值） 。
表2.模式输入表
模式
0
1
PCI_STOP ＃
REF0
Pin2
国家指定的设备功能。过了很短的时间
电时，每个引脚的逻辑状态被锁存和销
成为时钟输出。此功能可降低器件的引脚数
通过将时钟输出与输入选择引脚。
外部10 - kΩ的“打包”电阻之间的连接
在L / O引脚与地或V
DD
。连接到地设置一个
锁存器为“ 0 ”，连接到V
DD
设置一个闩锁，以“1”。
图1
和
图2
表现为捆扎电阻2建议的方法
连接。
一旦W144电时，所述第一2毫秒的操作是用于
输入逻辑的选择。在此期间，在5个I / O引脚（ 7,8
25，26， 46 ）的三态，从而使输出捆扎机
电阻上的L / O引脚拉引脚及其相关
电容式时钟负载为逻辑高电平或低电平状态。在
2ms的周期结束时，已建立的逻辑“0”或“1”的
在L / O引脚的状态被锁存。下一个输出缓冲区
启用转换L / O引脚到工作时钟输出。
当VDD电压达到2.0V的2毫秒的计时器开始。输入位
只能通过关闭VDD电源来复位，然后重新打开。
但是应当指出的是，捆扎电阻没有显
在时钟输出信号完整性着性的效果。该驱动器
时钟输出的阻抗是<40Ω （标称），其是
影响最小的10 kΩ的带接地或V
DD
。如
与串联端接电阻，输出魁梧
电阻应尽可能靠近L / O引脚尽可能在
为了保持互连走线短。从跟踪
该电阻连接到地或V
DD
应保持小于2
英寸的长度，以防止在输入时系统噪声耦合
逻辑采样。
当该时钟输出被使能之后2毫秒的输入
期间，特定网络版输出频率传递的引脚上，
假设V
DD
已趋于稳定。如果V
DD
还没有达到
满值时，输出频率最初可能低于目标，但会
提高到V一旦目标
DD
电压稳定。在这两种
情况下，一个短的输出时钟周期可以从制造
当启用输出CPU时钟输出。
V
DD
打包输出电阻
10 k
（ LOAD选项1 ）
W144
POWER- ON
RESET
定时器
产量
卜FF器
输出三态
Q
概观
在W144是发展成为一个单芯片器件，以满足
超频英特尔440BX AGPset的需求。除了
通过标准的100 - MHz的440BX FTGS提供典型的输出，
在W144增加了13输出缓冲器，支持SDRAM
DIMM模块与芯片组配合使用。
赛普拉斯专有的扩展频谱频率合成
技术是在CPU和PCI输出的功能。当
启用此功能降低的峰值EMI测量
不仅在输出信号及其高次谐波也的，但任何
其他的时钟信号被正确地同步到它们。
功能说明
I / O引脚工作
引脚7 ， 8 ， 25 ， 26 ，和46是两用L / O引脚。上
通电时这些引脚作为逻辑输入，允许determi-
系列终端电阻
时钟负载
HOLD
产量
低
D
10 k
（ LOAD选项0 ）
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
文件编号： 38-07153牧师* B
第14页3
W144
跳线设置
打包输出电阻
系列终端电阻
R
电阻值R
时钟负载
V
DD
10 k
W144
POWER- ON
RESET
定时器
产量
卜FF器
输出三态
Q
HOLD
产量
低
D
数据
LATCH
通过跳线选图2.输入逻辑选择
扩频功能
该设备产生被频率调制的时钟
命令，以增加它占用的带宽。通过增加
基波的带宽和其谐波的扩增
辐射的电磁辐射的性向被降低。
这种效果是在描绘
网络连接gure 3 。
如图
图3中，
的调制时钟的高次谐波具有
振幅明显低于未调制的信号。该
降低幅度取决于谐波数
和频率偏差或扩散。该方程为
减少是
分贝= 6.5 + 9 * LOG10 （ P） + 9 * LOG10 （F ）
哪里
P
是偏差的比例和
F
是频率
在兆赫其中，该衰减测量。
输出时钟被调制，在所示的波形
图4中。
该波形，如在讨论“扩频
时钟发生器为减少辐射排放“由
布什，费斯勒和哈丁产生最大限度的降低
在辐射电磁辐射的幅度。该
选择偏离该芯片被指定
表7所示。图4
详细介绍了赛普拉斯的扩频模式。赛普拉斯确实提供
选项有更多的传播和更大的EMI抑制。联系
您当地的销售代表，了解这些设备的详细信息。
MAX （ + 0.5 ％ ）
扩频时钟被激活或停用
中的数据的字节0中选择适当的值的位1-0
在我
2
C数据流。请参阅
表7
了解更多详情。
5dB/div
SSFTG
振幅（分贝）
典型的时钟
-
-SS ％频率跨度（兆赫）
+SS%
图3.时钟谐波带和不带SSCG
调制的频域表示
频率
10%
20%
30%
40%
50%
60%
70%
80%
90%
100%
10%
20%
30%
40%
50%
60%
70%
80%
90%
MIN （ -0.5 ％ ）
图4.典型的调制方式
文件编号： 38-07153牧师* B
100%
第14页4
W144
串行数据接口
在W144提供，可以是一个双引脚，串行数据接口
用于配置内部控制寄存器的设置
特定设备的功能。上电时，该W144
初始化与默认寄存器设置，因此，使用本
串行数据接口是可选的。串行接口是
只写（到时钟芯片） ，并且是专用的功能
器件引脚SDATA和SCLOCK 。在主板上的应用
系统蒸发散， SDATA和SCLOCK是通常由两个逻辑
该芯片组的输出。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是必需的。
该接口还可以用于在系统操作期间使用
功率管理功能。
表3
总结了控制
该串行数据接口的功能。
表3.串行数据接口控制功能汇总
控制功能
时钟输出禁止
描述
任何单个时钟输出（S ）可以被禁用。
残疾人输出主动拉低。
通过提供CPU / PCI频率的选择
软件。频率是在一个平滑的变化和
控制的方式。
启用或禁用扩频时钟。
把时钟输出成为高阻抗状态。
保留功能的设备的未来修订或
生产设备测试。
常见的应用
未使用的输出被禁止，以降低EMI
和系统电源。例子是时钟输出
未使用的PCI插槽。
对于备用微处理器和电源
管理选项。平滑的频率
过渡允许在CPU频率变化
正常的系统操作。
减少电磁干扰。
生产PCB测试。
没有用户应用程序。寄存器位必须是
写为0 。
手术
数据被写入到W144在11字节的每个8比特。
字节被写入显示的顺序
表4 。
CPU时钟频率
选择
扩频
启用
输出三态
（保留）
表4字节写入顺序
字节
顺序
1
字节名称
从机地址
比特序列
11010010
字节说明
命令W144接受比特数据字节0-6内部
寄存器的配置。自其它设备可存在于同一
通用串行数据总线，它必须有一个特定的从机地址
对每个可能的接收器。从机接收地址为W144是
如果从机地址不11010010.寄存器的设置将不能进行
正确的（或者是一个备用的从接收器） 。
未使用的W144 ，因此位值将被忽略（ “不关心” ） 。这
字节必须被包括在数据的写入顺序，以维持适当的字节
分配。命令代码字节是标准的串行部分
通信协议和写入到另一个时，可以使用
寻址的从接收的串行数据总线上。
未使用的W144 ，因此位值将被忽略（ “不关心” ） 。这
字节必须被包括在数据的写入顺序，以维持适当的字节
分配。字节数字节是标准串行通讯的一部分
阳离子协议和写入另一个时，可以使用寻址从机
接收串行数据总线上。
2
命令代码
不在乎
3
字节数
不在乎
文件编号： 38-07153牧师* B
第14页5
W144
440BX AGPset扩频频率合成器
特点
最大化的电磁干扰（ EMI）的
抑制使用赛普拉斯的扩频
技术
单芯片系统频率合成器的英特尔
440BX AGPset
两份CPU输出
六份PCI输出1
一个48 MHz的输出， USB
一个24 MHz的输出SIO
双缓冲基准输出
一个IOAPIC输出
十三SDRAM输出提供了三个支持
的DIMM
支持频率高达150 MHz
I
2
C接口编程
电源管理控制输入
表1.引脚可选频率
输入地址
CPU_F ， CPU1
FS3 FS2 FS1 FS0
（兆赫）
PCI_F ，1:5 （ MHz）的
1
1
1
1
133.6
33.4 （ CPU / 4 ）
1
1
1
0
124
31 （CPU / 4）
1
1
0
1
150
37.5 （CPU / 4）的
1
1
0
0
140
35 （CPU / 4）
1
0
1
1
105
35 （CPU / 3）
1
0
1
0
110
36.7 （ CPU / 3 ）
1
0
0
1
115
38.3 （ CPU / 3 ）
1
0
0
0
120
40 （CPU / 3）
0
1
1
1
100.2
33.4 （ CPU / 3 ）
0
1
1
0
133.3
44.43 （CPU / 3）
0
1
0
1
112
37.3 （ CPU / 3 ）
0
1
0
0
103
34.3 （CPU / 3）
0
0
1
1
66.8
33.4 （ CPU / 2 ）
0
0
1
0
83.3
41.7 （ CPU / 2 ）
0
0
0
1
75
37.5 （CPU / 2）
0
0
0
0
124
41.3 （ CPU / 3 ）
逻辑框图
VDDQ3
REF0/(PCI_STOP#)
X1
X2
XTAL
OSC
PLL的参考频率
引脚配置
[1]
REF1/FS2
VDDQ2
IOAPIC
VDDQ2
I / O引脚
控制
停止
时钟
控制
CLK_STOP ＃
PLL 1
÷2,3,4
停止
时钟
控制
CPU1
CPU_F
VDDQ3
PCI_F / MODE
PCI1/FS3
PCI2
PCI3
PCI4
PCI5
VDDQ3
48MHz/FS0
÷2
停止
时钟
控制
SDATA
SCLK
I
2
C
逻辑
PLL2
VDDQ3
REF0/(PCI_STOP#)
GND
X1
X2
VDDQ3
PCI_F / MODE
**PCI1/FS3
GND
PCI2
PCI3
PCI4
PCI5
VDDQ3
SDRAMIN
GND
SDRAM11
SDRAM10
VDDQ3
SDRAM9
SDRAM8
GND
2
SDATA
我知道了
SCLK
{
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDQ2
IOAPIC
REF1/FS2*
GND
CPU_F
CPU1
VDDQ2
CLK_STOP ＃
SDRAM_F
GND
SDRAM0
SDRAM1
VDDQ3
SDRAM2
SDRAM3
GND
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
VDDQ3
48MHz/FS0*
24MHz/FS1*
W144
SDRAMIN
停止
时钟
控制
24MHz/FS1
VDDQ3
SDRAM0 ： 11
12
SDRAM_F
注意：
1. *有一个内部上拉电阻。它不应该被依赖为设置I / O引脚为高电平。带括号的引脚功能由MODE引脚电阻捆扎确定
而**有一个内部下拉电阻。
1.0版， 2006年11月21日
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联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
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W144
引脚说明
引脚名称
CPU_F
CPU1
PCI2 ： 5
PCI1/FS3
号
44
43
10, 11, 12,
13
8
TYPE
描述
O
自由运行的CPU时钟：
输出电压摆幅由施加到电压控制
VDDQ2 。看
表1
和
6
详细的频率信息。
O
CPU时钟输出1 ：
该CPU时钟输出由CLK_STOP ＃控制来控制
引脚。输出电压摆幅由施加到VDDQ2电压控制。
O
PCI时钟输出2到5 ：
这四个PCI时钟输出通过控制
PCI_STOP ＃控制引脚。输出电压摆幅由施加到VDDQ3电压控制。
I / O
固定PCI时钟输出：
作为输出。频率被设定在FS0 ： 3个输入端，或通过
串行输入接口，见
表1
和
6.
这个输出是由PCI_STOP ＃输入的影响。
当输入时，锁存数据选择的CPU和PCI输出频率。
I / O
固定PCI时钟输出：
作为输出时，频率被设定在FS0 ： 3个输入端，或通过
串行输入接口，见
表1
和
6.
该输出不受该PCI_STOP ＃
输入。当输入，设置第2脚的功能。
I
CLK_STOP ＃输入：
当拉低，影响了时钟输出停止后低
完成一个完整的时钟周期（ 2-3个CPU时钟延迟） 。当拉高，影响时钟
输出开始，一个完整的时钟周期（ 2-3个CPU时钟延迟）开始。
O
IOAPIC时钟输出：
提供14.318 MHz的固定频率。输出电压摆幅
由VDDQ2控制。此输出被禁用时CLK_STOP ＃置为低电平。
I / O
48 MHz的输出：
48MHz的是在正常操作中提供的。在标准系统中，这种输出
可以用作通用串行总线的参考。上电时输入FS0会
被锁定，这将作为描述设置时钟频率
表1中。
I / O
24 MHz的输出：
24兆赫时在正常操作中提供。在标准系统中，这种输出
可以用作时钟输入为一个超级I / O芯片。上电时输入FS1会
锁定，这将作为描述设置时钟频率
表1中。
I / O
I / O双功能REF0和FS2引脚：
上电时， FS2输入将被锁定，这
中所述将设置时钟频率
表1中。
当输出时，此引脚提供
固定时钟信号频率相等的X1 / X2引脚提供的参考信号。
I / O
固定14.318 MHz的输出0或PCI_STOP ＃引脚：
功能由MODE引脚决定。
该PCI_STOP ＃输入使PCI 1 ： 5时，输出高电平，并将其导致
保持在逻辑0时低。该PCI_STOP信号被锁存PCI_F的上升沿。
其影响采取的下一个PCI_F时钟周期的地方。当输出时，此引脚提供
固定时钟信号频率相等的X1 / X2引脚提供的参考信号。
I
缓冲输入引脚：
提供给这个输入端的信号进行缓冲，以13输出
（ SDRAM0 ： 11 ， SDRAM_F ） 。
O
缓冲输出：
这些12的专用输出提供所提供的信号的副本
在SDRAMIN输入。的摆动是由VDDQ3设置，并且它们被去激活时
CLK_STOP ＃输入设置为低电平。
O
I
I / O
I
自由运行缓冲输出：
此专用输出提供了SDRAMIN副本
输入端，不会受CLK_STOP ＃输入
时钟引脚用于I
2
电路
数据引脚用于I
2
电路
晶体连接或外部基准频率输入：
该引脚具有双重
功能。它可以被用作一个外部14.318 MHz的晶体连接或作为外部
参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。如果使用
外部参考时，该引脚必须悬空。
电源连接：
电源的核心逻辑， PLL电路， SDRAM输出， PCI
产出，参考输出， 48 MHz的输出，以及24 MHz的输出。连接到3.3V电源。
电源连接：
电源为IOAPIC ， CPU_F和CPU1输出缓冲器。
连接到2.5V或3.3V 。
接地连接：
连接所有接地引脚到公共系统地平面。
PCI_F / MODE
7
CLK_STOP ＃
41
IOAPIC
48MHz/FS0
47
26
24MHz/FS1
25
REF1/FS2
46
REF0/
（ PCI_STOP ＃ ）
2
SDRAMIN
SDRAM0 ： 11
15
38, 37, 35,
34, 32, 31,
29, 28, 21,
20, 18, 17
40
24
23
4
SDRAM_F
SCLK
SDATA
X1
X2
VDDQ3
5
1, 6, 14,
19, 27, 30,
36
42, 48
3, 9, 16,
22, 33, 39,
45
I
P
VDDQ2
GND
P
G
1.0版， 2006年11月21日
分页： 13 2
W144
关键的特定连接的阳离子
CPU周期到周期抖动： .......................................... 250 PS
CPU到CPU输出偏斜： ......................................... 175 PS
PCI到PCI输出偏斜： ............................................ 0.500 PS
V
DDQ3
: .....................................................................3.3V±5%
V
DDQ2
: .....................................................................2.5V±5%
SDRAMIN到SDRAM0 ： 11延迟： .......................... 3.7纳秒（典型值） 。
SDRAM0 ： 11 （线索），以SDRAM_F歪斜： .............. 0.4纳秒（典型值） 。
表2.模式输入表
模式
0
1
PCI_STOP ＃
REF0
Pin2
国家指定的设备功能。过了很短的时间
电时，每个引脚的逻辑状态被锁存和销
成为时钟输出。此功能可降低器件的引脚数
通过将时钟输出与输入选择引脚。
外部10 -K “打包”电阻之间的连接
在L / O引脚与地或V
DD
。连接到地设置一个
锁存器为“ 0 ”，连接到V
DD
设置一个闩锁，以“1”。
图1
和
图2
表现为捆扎电阻2建议的方法
连接。
一旦W144电时，所述第一2毫秒的操作是用于
输入逻辑的选择。在此期间，在5个I / O引脚（ 7,8
25，26， 46 ）的三态，从而使输出捆扎机
电阻上的L / O引脚拉引脚及其相关
电容式时钟负载为逻辑高电平或低电平状态。在
2ms的周期结束时，已建立的逻辑“0”或“1”的
在L / O引脚的状态被锁存。下一个输出缓冲区
启用转换L / O引脚到工作时钟输出。
当VDD电压达到2.0V的2毫秒的计时器开始。输入位
只能通过关闭VDD电源来复位，然后重新打开。
但是应当指出的是，捆扎电阻没有显
在时钟输出信号完整性着性的效果。该驱动器
时钟输出的阻抗是<40 （标称），其是
影响最小的10 -K带接地或V
DD
。如
与串联端接电阻，输出魁梧
电阻应尽可能靠近L / O引脚尽可能在
为了保持互连走线短。从跟踪
该电阻连接到地或V
DD
应保持小于2
英寸的长度，以防止在输入时系统噪声耦合
逻辑采样。
当该时钟输出被使能之后2毫秒的输入
期间，特定网络版输出频率传递的引脚上，
假设V
DD
已趋于稳定。如果V
DD
还没有达到
满值时，输出频率最初可能低于目标，但会
提高到V一旦目标
DD
电压稳定。在这两种
情况下，一个短的输出时钟周期可以从制造
当启用输出CPU时钟输出。
V
DD
打包输出电阻
10 k
（ LOAD选项1 ）
W144
POWER- ON
RESET
定时器
产量
卜FF器
输出三态
Q
概观
在W144是发展成为一个单芯片器件，以满足
超频英特尔440BX AGPset的需求。除了
通过标准的100 - MHz的440BX FTGS提供典型的输出，
在W144增加了13输出缓冲器，支持SDRAM
DIMM模块与芯片组配合使用。
赛普拉斯专有的扩展频谱频率合成
技术是在CPU和PCI输出的功能。当
启用此功能降低的峰值EMI测量
不仅在输出信号及其高次谐波也的，但任何
其他的时钟信号被正确地同步到它们。
功能说明
I / O引脚工作
引脚7 ， 8 ， 25 ， 26 ，和46是两用L / O引脚。上
通电时这些引脚作为逻辑输入，允许determi-
系列终端电阻
时钟负载
HOLD
产量
低
D
10 k
（ LOAD选项0 ）
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
1.0版， 2006年11月21日
第13 3
W144
跳线设置
V
DD
10 k
W144
POWER- ON
RESET
定时器
产量
卜FF器
输出三态
Q
打包输出电阻
系列终端电阻
R
时钟负载
HOLD
产量
低
D
电阻值R
数据
LATCH
通过跳线选图2.输入逻辑选择
扩频功能
该设备产生被频率调制的时钟
命令，以增加它占用的带宽。通过增加
基波的带宽和其谐波的扩增
辐射的电磁辐射的性向被降低。
这种效果是在描绘
网络连接gure 3 。
如图
图3中，
的调制时钟的高次谐波具有
振幅明显低于未调制的信号。该
降低幅度取决于谐波数
和频率偏差或扩散。该方程为
减少是
分贝= 6.5 + 9 * LOG10 （ P） + 9 * LOG10 （F ）
哪里
P
是偏差的比例和
F
是频率
在兆赫其中，该衰减测量。
输出时钟被调制，在所示的波形
图4中。
该波形，如在讨论“扩频
时钟发生器为减少辐射排放“由
布什，费斯勒和哈丁产生最大限度的降低
在辐射电磁辐射的幅度。该
选择偏离该芯片被指定
表7所示。图4
详细介绍了赛普拉斯的扩频模式。赛普拉斯确实提供
选项有更多的传播和更大的EMI抑制。联系
您当地的销售代表，了解这些设备的详细信息。
MAX （ + 0.5 ％ ）
扩频时钟被激活或停用
中的数据的字节0中选择适当的值的位1-0
在我
2
C数据流。请参阅
表7
了解更多详情。
5dB/div
SSFTG
振幅（分贝）
典型的时钟
-
-SS ％频率跨度（兆赫）
+SS%
图3.时钟谐波带和不带SSCG
调制的频域表示
频率
10%
20%
30%
40%
50%
60%
70%
80%
90%
10%
20%
30%
40%
50%
60%
70%
80%
100%
90%
MIN （ -0.5 ％ ）
图4.典型的调制方式
1.0版， 2006年11月21日
100%
第13 4
W144
串行数据接口
在W144提供，可以是一个双引脚，串行数据接口
用于配置内部控制寄存器的设置
特定设备的功能。上电时，该W144
初始化与默认寄存器设置，因此，使用本
串行数据接口是可选的。串行接口是
只写（到时钟芯片） ，并且是专用的功能
器件引脚SDATA和SCLOCK 。在主板上的应用
系统蒸发散， SDATA和SCLOCK是通常由两个逻辑
该芯片组的输出。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是必需的。
该接口还可以用于在系统操作期间使用
功率管理功能。
表3
总结了控制
该串行数据接口的功能。
表3.串行数据接口控制功能汇总
控制功能
时钟输出禁止
描述
任何单个时钟输出（S ）可以被禁用。
残疾人输出主动拉低。
通过提供CPU / PCI频率的选择
软件。频率是在一个平滑的变化和
控制的方式。
启用或禁用扩频时钟。
把时钟输出成为高阻抗状态。
保留功能的设备的未来修订或
生产设备测试。
常见的应用
未使用的输出被禁止，以降低EMI
和系统电源。例子是时钟输出
未使用的PCI插槽。
对于备用微处理器和电源
管理选项。平滑的频率
过渡允许在CPU频率变化
正常的系统操作。
减少电磁干扰。
生产PCB测试。
没有用户应用程序。寄存器位必须是
写为0 。
手术
数据被写入到W144在11字节的每个8比特。
字节被写入显示的顺序
表4 。
CPU时钟频率
选择
扩频
启用
输出三态
（保留）
表4字节写入顺序
字节
顺序
1
字节名称
从机地址
比特序列
11010010
字节说明
命令W144接受比特数据字节0-6内部
寄存器的配置。自其它设备可存在于同一
通用串行数据总线，它必须有一个特定的从机地址
对每个可能的接收器。从机接收地址为W144是
如果从机地址不11010010.寄存器的设置将不能进行
正确的（或者是一个备用的从接收器） 。
未使用的W144 ，因此位值将被忽略（ “不关心” ） 。这
字节必须被包括在数据的写入顺序，以维持适当的字节
分配。命令代码字节是标准的串行部分
通信协议和写入到另一个时，可以使用
寻址的从接收的串行数据总线上。
未使用的W144 ，因此位值将被忽略（ “不关心” ） 。这
字节必须被包括在数据的写入顺序，以维持适当的字节
分配。字节数字节是标准串行通讯的一部分
阳离子协议和写入另一个时，可以使用寻址从机
接收串行数据总线上。
2
命令代码
不在乎
3
字节数
不在乎
1.0版， 2006年11月21日
第13个5
QQ：2881677436 复制
