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位置：首页 > IC型号导航 > 首字符W型号页 > 首字符W的型号第9页 > W134SSQCT
W134M/W134S
直接Rambus 时钟发生器
特点
差分时钟源直接Rambus的内存
子系统高达800 MHz的数据传输速率
提供同步的灵活性：在Rambus公司
通道可任选地同步到外部
系统或处理器的时钟
电源管理输出允许Rambus的通道时钟
被关断，以减少功率消耗
移动应用程序
与Cypress CY2210 ， W133 ， W158 ， W159 ， W161的作品，
并且W167支持英特尔
架构平台
低功耗CMOS设计，封装在一个24引脚QSOP
（ 150密耳SSOP ）封装
描述
赛普拉斯W134M / W134S提供差分时钟
对于直接Rambus内存子系统的信号。它包括
信号直接Rambus的通道时钟同步到
外部系统时钟，但也可以在该执行系统中使用的
不要求Rambus的时钟同步。
框图
REFCLK
MULT0 ： 1
引脚配置
VDDIR
REFCLK
VDD
GND
GND
PclkM
SynClkN
GND
VDD
VDDIPD
STOPB
PwrDnB
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
S0
S1
VDD
GND
CLK
NC
CLKB
GND
VDD
MULT0
MULT1
GND
PLL
PclkM
SynClkN
相
校准
产量
逻辑
CLK
CLKB
S0:1
TEST
逻辑
STOPB
赛普拉斯半导体公司
文件编号： 38-07426牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年12月11日
W134M/W134S
引脚德网络nitions
引脚名称
REFCLK
PclkM
号
2
6
TYPE
I
I
描述
参考时钟输入。
参考时钟输入端，由一个系统频率正常供电
合成器（赛普拉斯W133 ） 。
相位检测器输入。
这个信号与SYNCLKN之间的相位差被用于
以与系统时钟同步的Rambus通道时钟。无论PCLKM和
SYNCLKN通过在存储器控制器中的齿轮比逻辑提供。如果齿轮比
逻辑不使用时，该引脚将连接到地面。
相位检测器输入。
这个信号与PCLKM之间的相位差被用于
与系统时钟同步的Rambus通道时钟。无论PCLKM和
SYNCLKN通过在存储器控制器中的齿轮比逻辑提供。如果齿轮比
逻辑不使用时，该引脚将连接到地面。
时钟输出使能。
当此输入被驱动到低电平有效，它会禁用差
Rambus的通道时钟。
低电平有效省电。
当此输入被驱动到低电平时，禁止存在差
无穷区间的Rambus通道时钟，并把W134M / W134S在掉电模式。
PLL倍频器选择。
这些输入选择PLL预分频器和反馈分频器来
确定用于将输入的REFCLK乘法比率为PLL 。
MULT0
0
0
1
1
MULT1
0
1
1
0
W134M
PLL / REFCLK
4.5
6
8
5.333
W134S
PLL / REFCLK
4
6
8
5.333
SynClkN
7
I
STOPB
PwrDnB
MULT 0 ： 1
11
12
15, 14
I
I
I
CLK ， CLKB
S0, S1
20, 18
24, 23
O
I
互补的输出时钟。
差分Rambus的通道时钟输出。
模式控制输入。
这些输入控制W134M / W134S的操作模式。
S0
0
0
1
1
S1
0
1
0
1
模式
正常
输出使能测试
绕行
TEST
NC
VDDIR
VDDIPD
VDD
GND
19
1
10
3, 9, 16, 22
4, 5, 8, 13, 17,
21
–
无连接
RefV
参考REFCLK 。
输入参考时钟基准电压源。
RefV
参考鉴相器。
相位检测器输入和StopB基准电压源。
P
G
电源连接。
电源为核心逻辑电路和输出缓冲器。连接到3.3V
供应量。
接地连接。
连接所有接地引脚到公共系统地平面。
W133
W158
W159
W161
W167
CY2210
W134M/W134S
REFCLK
PLL
相
对齐
D
BUSCLK
PCLK / M
RMC
RAC
Synclk / N
M
PCLK
N
Synclk
4
DLL
齿轮
比
逻辑
图1. DDLL系统架构
文件编号： 38-07426牧师* B
第12页2
W134M/W134S
关键的特定连接的阳离子
电源电压： V ...............................................
DD
= 3.3V±0.165V
工作温度： ................................... 0 ° C至+ 70°C
输入阈值： ............................................... ...典型值为1.5V
最大输入电压： ........................................ V
DD
+0.5V
最大输入频率： ..................................... 100兆赫
输出占空比： ...................................六十分之四十〇 ％，最坏的情况
输出类型： ........................... RAMBUS信号级（ RSL ）
PCLK是在存储器控制器（RMC）使用的时钟
核心逻辑电路，而Synclk是为核心逻辑中使用的时钟
RAC的接口。随着齿轮比DDLL在一起
逻辑使用户能够直接从PCLK交换数据
域的Synclk域，而无需额外增加
等待时间进行同步。在一般情况下， PCLK和Synclk可以
有不同的频率，所以该齿轮比逻辑必
选择合适的M和N分频器，使得
对PCLK / M和Synclk / N频率相等。在一间
十分有趣的例子， PCLK = 133兆赫， Synclk = 100 MHz和
M = 4时，N = 3 ，得到PCLK / M = Synclk / N = 33兆赫。这
例如时钟波形的齿轮比是逻辑
所示
图2中。
从齿轮比逻辑， PCLK / M ，输出时钟
Synclk / N ，是从核心逻辑输出并传送到
DRCG鉴相器的输入。对PCLK / M的路由和
Synclk / N必须匹配在核心逻辑以及对
板。
的PCLK / M相位比较与Synclk / N，则DRCG后
鉴相器驱动一个相位定位的调整阶段
的DRCG输出时钟， BUSCLK 。因为一切的
分布式循环是固定的延时，调整BUSCLK调整
Synclk的相位和Synclk / N从而相位。在这
地分布环路调节的Synclk / N为相位
匹配PCLK / M期的，在所述的输入置零的相位误差
DRCG鉴相器。当该时钟被对准，数据可以
直接从PCLK域交换到Synclk
域。
表1
示PCLK和BUSCLK的组合
最感兴趣的频率，通过齿轮比进行组织。
DDLL系统结构和传动比
逻辑
图1
显示了分布式延迟锁定环（ DDLL ）
系统体系结构，包括主系统时钟源，
直接Rambus的时钟发生器（ DRCG ）和核心逻辑
包含Rambus的访问单元（RAC） ， Rambus公司
存储器控制器（ RMC ）和齿轮比的逻辑。 （这
图中代表抽象的差分时钟作为
单BUSCLK线。 ）
该DDLL的目的是频率锁定以及相位对齐
核心逻辑和Rambus的时钟（ PCLK和SYNCLK ）在
为了允许数据传送，而无需RMC / RAC的边界
造成额外延时。在DDLL架构，锁相环（PLL）是
用于产生所需BUSCLK频率，而
分布式环形成一个DLL对齐PCLK的相位和
Synclk在RMC / RAC边界。
主时钟源驱动系统时钟（PCLK ）到
核心逻辑电路，并驱动所述参考时钟（ REFCLK ）到
DRCG 。对于典型的英特尔架构平台， REFCLK会
一半的CPU前端总线频率。在DRCG内部的PLL
乘以REFCLK以产生期望的频率为BUSCLK ，
和BUSCLK通过终止传输线驱动
（ Rambus的通道） 。在中点的通道，所述RAC
感官BUSCLK使用其自己的DLL时钟对齐，然后
由一个固定除以4 ，产生Synclk 。
表1.支持PCLK和BUSCLK频率，通过齿轮比
传动比和BUSCLK
PCLK
67兆赫
100兆赫
133兆赫
150兆赫
200兆赫
400兆赫
267兆赫
356兆赫
400兆赫
300兆赫
400兆赫
2.0
1.5
1.33
1.0
267兆赫
400兆赫
PCLK
Synclk
PCLK / M =
Synclk / N
图2.传动比时序图
文件编号： 38-07426牧师* B
第12页3
W134M/W134S
S0 / S1 StopB
W133
W158
W159
W161
W167
CY2210
W134M/W134S
REFCLK
PLL
相
对齐
D
BUSCLK
PCLK / M
RMC
RAC
Synclk / N
M
PCLK
N
Synclk
4
DLL
齿轮
比
逻辑
图3. DDLL包括DRCG详情
科幻gure 3
示出了DDLL系统架构的详情
包括DRCG输出使能和旁通模式。
相位检测器信号
该DRCG相位检测器接收从核心两个输入
逻辑， PclkM （PCLK / M）和SynclkN （ Synclk / N）。所述M和N
在核心逻辑分频器被选择，使得所述频率
PclkM和SynclkN是相同的。相位检测器检测
这两个输入时钟，和驱动器之间的相位差
在DRCG相位定位，通过为null输入相位误差
分布式循环。当环路锁定时，输入相位
PclkM和SynclkN之间的误差在规定范围内
t
ERR ， PD
锁定后的器件特性表中给出
在国家过渡段给定的时间。
该相位检测器对齐PclkM的上升沿到
上升SynclkN的边缘。相位检测器的工作周期
输入时钟将在规范范围内的DC
IN， PD
在给定的
操作条件表。因为两者的工作循环
相位检测器输入端的时钟并不一定是相同的，
PclkM和SynclkN的下降沿可以不对齐
当上升沿对齐。
该PclkM和SynclkN信号的电压电平是阻止 -
由控制器确定的。销VDDIPD用作电压
引用的相位检测器输入端，并应
连接到输出电源电压的控制器。在
一些应用中， DRCG PLL输出时钟将被用于
直接绕过相位定位。如果PclkM和SynclkN
不使用时，这些输入必须接地。
选择逻辑
表2
显示选择预分频PLL的逻辑和
反馈分频器来确定乘法比率为PLL
从输入REFCLK 。分配器的设定和反馈分频器
B将预分频器，所以PLL输出时钟频率设置
按： PLLCLK = REFCLK * A / B 。
表2. PLL分频器选择
W134M
Mult0
0
0
1
1
Mult1
0
1
1
0
A
9
6
8
16
B
2
1
1
3
A
4
6
8
16
W134S
B
1
1
1
3
表3
示出了逻辑用于使时钟输出，利用
该StopB输入信号。当StopB为高电平时， DRCG是在
其正常模式， CLK和CLKB是互补输出
继相位定位输出（ PAclk ） 。当StopB是
低电压时， DRCG是在给出了CLK停止模式时，输出时钟
驱动器被禁用（设置为Hi -Z ）和CLK和CLKB解决
到DC电压V
X， STOP
如在器件给定Character-
istics表。 Ⅴ的水平
X， STOP
通过一个外部电阻器来设定
网络。
表3.时钟停止模式选择
模式
正常
CLK停止
STOPB
1
0
CLK
PAclk
V
X， STOP
CLKB
PAclkB
V
X， STOP
表4
显示选择绕道和测试逻辑
模式。的选择位， S0和S1 ，控制的选择
这些模式。旁路模式带来了全速PLL
输出时钟，绕过相位定位。测试模式
带来的REFCLK输入一路输出，绕过
两个PLL和相位定位。在输出测试模式
（OE） ，既给出了CLK和CLKB输出被放入
高阻抗状态（高阻） 。这可以用于组件
测试和板级测试。
文件编号： 38-07426牧师* B
第12页4
W134M/W134S
表4.绕道和测试模式选择
模式
正常
输出测试（ OE ）
绕行
TEST
S0
0
0
1
1
S1
0
1
0
1
Bypclk
（ INT ）。
GND
–
PLLCLK
REFCLK
CLK
PAclk
高阻
PLLCLK
REFCLK
CLKB
PAclkB
高阻
PLLclkB
RefclkB
表频率和齿轮比
表6
显示了几个支持PCLK和BUSCLK
频率，需要在相应的A和B分频器
该DRCG锁相环，以及相应的M和N分频器的
齿轮比的逻辑。列比给出了变速比为
定义PCLK / Synclk （同为M和N ） 。列F @ PD
给出了分频的频率（单位为MHz ）在相
探测器，其中F @ PD = PCLK / M = Synclk / N 。
状态转换
时钟源有三个基本的操作状态。
图4
显示了每个标记的过渡状态图
A到H.注意的是，时钟源的输出可能不
无干扰时的状态转换。
当该设备加电时，该设备可以进入任何状态，
根据控制信号的设定， PwrDnB和
StopB 。
在掉电模式下，时钟源断电与
所述控制信号， PwrDnB ，等于0 ，控制信号S0
与之前的功率被施加到器件S1必须是稳定的，
只能在掉电模式（ PwrDnB = 0 ）来改变。
基准输入，V
DDR
和V
DDPD
，可能保留或可
在掉电模式下接地。
A
8
6
8
4
6
B
1
1
1
1
1
M
2
8
4
4
8
N
2
6
4
2
6
比
1.0
1.33
1.0
2.0
1.33
F @ PD
33
12.5
25
33
16.7
表5
显示选择掉电模式下的逻辑，
使用PwrDnB输入信号。 PwrDnB是低电平有效
（启用时为0）。当PwrDnB被禁用， DRCG是
其正常模式。当PwrDnB被启用时， DRCG放
进入断电状态， CLK和CLKB输出
三态。
表5.掉电模式选择
模式
正常
掉电
PwrDnB
1
0
CLK
PAclk
GND
CLKB
PAclkB
GND
表6.频率，分频器，和传动比的例子
PCLK
67
100
100
133
133
REFCLK
33
50
50
67
67
BUSCLK
267
300
400
267
400
Synclk
67
75
100
67
100
VDD开启
M
L
TEST
K
VDD开启
N
B
掉电
VDD开启
J
G
正常
A
D
C
F
E
CLK停止
VDD开启
H
图4.时钟源状态图
控制信号Mult0和MULT1可以以两种方式使用。
如果他们在掉电模式改变，那么
掉电定时确定的沉降时间
该DRCG 。然而， Mult0和MULT1控制信号可以
另外，在普通模式下进行更改。当MULT控制
信号是“热交换”在这种方式中， MULT过渡
定时确定DRCG的稳定时间。
在正常模式下，时钟源为上，并且输出
启用。
表7
列出了每个国家的控制信号。
为时钟源国表7.控制信号
状态
掉电
时钟停止
正常
PwrDnB
0
1
1
STOPB
X
0
1
时钟
来源
关闭
ON
ON
产量
卜FF器
地
残
启用
图5
显示了不同的转换的时序图
状态之间，以及
表8
指定每个的延迟
状态转换。请注意，这些过渡延迟假设
以下。
REFCLK输入定居并符合所示规格
表
.
Mult0 ， MULT1 ， S0和S1的控制信号是稳定的。
文件编号： 38-07426牧师* B
第12页5
W134M/W134S
直接Rambus 时钟发生器
特点
差分时钟源直接Rambus的内存
子系统高达800 MHz的数据传输速率
提供同步的灵活性：在Rambus公司
通道可任选地同步到外部
系统或处理器的时钟
电源管理输出允许Rambus的通道时钟
被关断，以减少功率消耗
移动应用程序
与Cypress CY2210 ， W133 ， W158 ， W159 ， W161的作品，
并且W167支持英特尔
架构平台
低功耗CMOS设计，封装在一个24引脚QSOP
（ 150密耳SSOP ）封装
描述
赛普拉斯W134M / W134S提供差分时钟
对于直接Rambus内存子系统的信号。它包括
信号直接Rambus的通道时钟同步到
外部系统时钟，但也可以在该执行系统中使用的
不要求Rambus的时钟同步。
框图
REFCLK
MULT0 ： 1
引脚配置
VDDIR
REFCLK
VDD
GND
GND
PclkM
SynClkN
GND
VDD
VDDIPD
STOPB
PwrDnB
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
S0
S1
VDD
GND
CLK
NC
CLKB
GND
VDD
MULT0
MULT1
GND
PLL
PclkM
SynClkN
相
校准
产量
逻辑
CLK
CLKB
S0:1
TEST
逻辑
STOPB
赛普拉斯半导体公司
文件编号： 38-07426牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年12月11日
W134M/W134S
引脚德网络nitions
引脚名称
REFCLK
PclkM
号
2
6
TYPE
I
I
描述
参考时钟输入。
参考时钟输入端，由一个系统频率正常供电
合成器（赛普拉斯W133 ） 。
相位检测器输入。
这个信号与SYNCLKN之间的相位差被用于
以与系统时钟同步的Rambus通道时钟。无论PCLKM和
SYNCLKN通过在存储器控制器中的齿轮比逻辑提供。如果齿轮比
逻辑不使用时，该引脚将连接到地面。
相位检测器输入。
这个信号与PCLKM之间的相位差被用于
与系统时钟同步的Rambus通道时钟。无论PCLKM和
SYNCLKN通过在存储器控制器中的齿轮比逻辑提供。如果齿轮比
逻辑不使用时，该引脚将连接到地面。
时钟输出使能。
当此输入被驱动到低电平有效，它会禁用差
Rambus的通道时钟。
低电平有效省电。
当此输入被驱动到低电平时，禁止存在差
无穷区间的Rambus通道时钟，并把W134M / W134S在掉电模式。
PLL倍频器选择。
这些输入选择PLL预分频器和反馈分频器来
确定用于将输入的REFCLK乘法比率为PLL 。
MULT0
0
0
1
1
MULT1
0
1
1
0
W134M
PLL / REFCLK
4.5
6
8
5.333
W134S
PLL / REFCLK
4
6
8
5.333
SynClkN
7
I
STOPB
PwrDnB
MULT 0 ： 1
11
12
15, 14
I
I
I
CLK ， CLKB
S0, S1
20, 18
24, 23
O
I
互补的输出时钟。
差分Rambus的通道时钟输出。
模式控制输入。
这些输入控制W134M / W134S的操作模式。
S0
0
0
1
1
S1
0
1
0
1
模式
正常
输出使能测试
绕行
TEST
NC
VDDIR
VDDIPD
VDD
GND
19
1
10
3, 9, 16, 22
4, 5, 8, 13, 17,
21
–
无连接
RefV
参考REFCLK 。
输入参考时钟基准电压源。
RefV
参考鉴相器。
相位检测器输入和StopB基准电压源。
P
G
电源连接。
电源为核心逻辑电路和输出缓冲器。连接到3.3V
供应量。
接地连接。
连接所有接地引脚到公共系统地平面。
W133
W158
W159
W161
W167
CY2210
W134M/W134S
REFCLK
PLL
相
对齐
D
BUSCLK
PCLK / M
RMC
RAC
Synclk / N
M
PCLK
N
Synclk
4
DLL
齿轮
比
逻辑
图1. DDLL系统架构
文件编号： 38-07426牧师* B
第12页2
W134M/W134S
关键的特定连接的阳离子
电源电压： V ...............................................
DD
= 3.3V±0.165V
工作温度： ................................... 0 ° C至+ 70°C
输入阈值： ............................................... ...典型值为1.5V
最大输入电压： ........................................ V
DD
+0.5V
最大输入频率： ..................................... 100兆赫
输出占空比： ...................................六十分之四十〇 ％，最坏的情况
输出类型： ........................... RAMBUS信号级（ RSL ）
PCLK是在存储器控制器（RMC）使用的时钟
核心逻辑电路，而Synclk是为核心逻辑中使用的时钟
RAC的接口。随着齿轮比DDLL在一起
逻辑使用户能够直接从PCLK交换数据
域的Synclk域，而无需额外增加
等待时间进行同步。在一般情况下， PCLK和Synclk可以
有不同的频率，所以该齿轮比逻辑必
选择合适的M和N分频器，使得
对PCLK / M和Synclk / N频率相等。在一间
十分有趣的例子， PCLK = 133兆赫， Synclk = 100 MHz和
M = 4时，N = 3 ，得到PCLK / M = Synclk / N = 33兆赫。这
例如时钟波形的齿轮比是逻辑
所示
图2中。
从齿轮比逻辑， PCLK / M ，输出时钟
Synclk / N ，是从核心逻辑输出并传送到
DRCG鉴相器的输入。对PCLK / M的路由和
Synclk / N必须匹配在核心逻辑以及对
板。
的PCLK / M相位比较与Synclk / N，则DRCG后
鉴相器驱动一个相位定位的调整阶段
的DRCG输出时钟， BUSCLK 。因为一切的
分布式循环是固定的延时，调整BUSCLK调整
Synclk的相位和Synclk / N从而相位。在这
地分布环路调节的Synclk / N为相位
匹配PCLK / M期的，在所述的输入置零的相位误差
DRCG鉴相器。当该时钟被对准，数据可以
直接从PCLK域交换到Synclk
域。
表1
示PCLK和BUSCLK的组合
最感兴趣的频率，通过齿轮比进行组织。
DDLL系统结构和传动比
逻辑
图1
显示了分布式延迟锁定环（ DDLL ）
系统体系结构，包括主系统时钟源，
直接Rambus的时钟发生器（ DRCG ）和核心逻辑
包含Rambus的访问单元（RAC） ， Rambus公司
存储器控制器（ RMC ）和齿轮比的逻辑。 （这
图中代表抽象的差分时钟作为
单BUSCLK线。 ）
该DDLL的目的是频率锁定以及相位对齐
核心逻辑和Rambus的时钟（ PCLK和SYNCLK ）在
为了允许数据传送，而无需RMC / RAC的边界
造成额外延时。在DDLL架构，锁相环（PLL）是
用于产生所需BUSCLK频率，而
分布式环形成一个DLL对齐PCLK的相位和
Synclk在RMC / RAC边界。
主时钟源驱动系统时钟（PCLK ）到
核心逻辑电路，并驱动所述参考时钟（ REFCLK ）到
DRCG 。对于典型的英特尔架构平台， REFCLK会
一半的CPU前端总线频率。在DRCG内部的PLL
乘以REFCLK以产生期望的频率为BUSCLK ，
和BUSCLK通过终止传输线驱动
（ Rambus的通道） 。在中点的通道，所述RAC
感官BUSCLK使用其自己的DLL时钟对齐，然后
由一个固定除以4 ，产生Synclk 。
表1.支持PCLK和BUSCLK频率，通过齿轮比
传动比和BUSCLK
PCLK
67兆赫
100兆赫
133兆赫
150兆赫
200兆赫
400兆赫
267兆赫
356兆赫
400兆赫
300兆赫
400兆赫
2.0
1.5
1.33
1.0
267兆赫
400兆赫
PCLK
Synclk
PCLK / M =
Synclk / N
图2.传动比时序图
文件编号： 38-07426牧师* B
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W134M/W134S
S0 / S1 StopB
W133
W158
W159
W161
W167
CY2210
W134M/W134S
REFCLK
PLL
相
对齐
D
BUSCLK
PCLK / M
RMC
RAC
Synclk / N
M
PCLK
N
Synclk
4
DLL
齿轮
比
逻辑
图3. DDLL包括DRCG详情
科幻gure 3
示出了DDLL系统架构的详情
包括DRCG输出使能和旁通模式。
相位检测器信号
该DRCG相位检测器接收从核心两个输入
逻辑， PclkM （PCLK / M）和SynclkN （ Synclk / N）。所述M和N
在核心逻辑分频器被选择，使得所述频率
PclkM和SynclkN是相同的。相位检测器检测
这两个输入时钟，和驱动器之间的相位差
在DRCG相位定位，通过为null输入相位误差
分布式循环。当环路锁定时，输入相位
PclkM和SynclkN之间的误差在规定范围内
t
ERR ， PD
锁定后的器件特性表中给出
在国家过渡段给定的时间。
该相位检测器对齐PclkM的上升沿到
上升SynclkN的边缘。相位检测器的工作周期
输入时钟将在规范范围内的DC
IN， PD
在给定的
操作条件表。因为两者的工作循环
相位检测器输入端的时钟并不一定是相同的，
PclkM和SynclkN的下降沿可以不对齐
当上升沿对齐。
该PclkM和SynclkN信号的电压电平是阻止 -
由控制器确定的。销VDDIPD用作电压
引用的相位检测器输入端，并应
连接到输出电源电压的控制器。在
一些应用中， DRCG PLL输出时钟将被用于
直接绕过相位定位。如果PclkM和SynclkN
不使用时，这些输入必须接地。
选择逻辑
表2
显示选择预分频PLL的逻辑和
反馈分频器来确定乘法比率为PLL
从输入REFCLK 。分配器的设定和反馈分频器
B将预分频器，所以PLL输出时钟频率设置
按： PLLCLK = REFCLK * A / B 。
表2. PLL分频器选择
W134M
Mult0
0
0
1
1
Mult1
0
1
1
0
A
9
6
8
16
B
2
1
1
3
A
4
6
8
16
W134S
B
1
1
1
3
表3
示出了逻辑用于使时钟输出，利用
该StopB输入信号。当StopB为高电平时， DRCG是在
其正常模式， CLK和CLKB是互补输出
继相位定位输出（ PAclk ） 。当StopB是
低电压时， DRCG是在给出了CLK停止模式时，输出时钟
驱动器被禁用（设置为Hi -Z ）和CLK和CLKB解决
到DC电压V
X， STOP
如在器件给定Character-
istics表。 Ⅴ的水平
X， STOP
通过一个外部电阻器来设定
网络。
表3.时钟停止模式选择
模式
正常
CLK停止
STOPB
1
0
CLK
PAclk
V
X， STOP
CLKB
PAclkB
V
X， STOP
表4
显示选择绕道和测试逻辑
模式。的选择位， S0和S1 ，控制的选择
这些模式。旁路模式带来了全速PLL
输出时钟，绕过相位定位。测试模式
带来的REFCLK输入一路输出，绕过
两个PLL和相位定位。在输出测试模式
（OE） ，既给出了CLK和CLKB输出被放入
高阻抗状态（高阻） 。这可以用于组件
测试和板级测试。
文件编号： 38-07426牧师* B
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W134M/W134S
表4.绕道和测试模式选择
模式
正常
输出测试（ OE ）
绕行
TEST
S0
0
0
1
1
S1
0
1
0
1
Bypclk
（ INT ）。
GND
–
PLLCLK
REFCLK
CLK
PAclk
高阻
PLLCLK
REFCLK
CLKB
PAclkB
高阻
PLLclkB
RefclkB
表频率和齿轮比
表6
显示了几个支持PCLK和BUSCLK
频率，需要在相应的A和B分频器
该DRCG锁相环，以及相应的M和N分频器的
齿轮比的逻辑。列比给出了变速比为
定义PCLK / Synclk （同为M和N ） 。列F @ PD
给出了分频的频率（单位为MHz ）在相
探测器，其中F @ PD = PCLK / M = Synclk / N 。
状态转换
时钟源有三个基本的操作状态。
图4
显示了每个标记的过渡状态图
A到H.注意的是，时钟源的输出可能不
无干扰时的状态转换。
当该设备加电时，该设备可以进入任何状态，
根据控制信号的设定， PwrDnB和
StopB 。
在掉电模式下，时钟源断电与
所述控制信号， PwrDnB ，等于0 ，控制信号S0
与之前的功率被施加到器件S1必须是稳定的，
只能在掉电模式（ PwrDnB = 0 ）来改变。
基准输入，V
DDR
和V
DDPD
，可能保留或可
在掉电模式下接地。
A
8
6
8
4
6
B
1
1
1
1
1
M
2
8
4
4
8
N
2
6
4
2
6
比
1.0
1.33
1.0
2.0
1.33
F @ PD
33
12.5
25
33
16.7
表5
显示选择掉电模式下的逻辑，
使用PwrDnB输入信号。 PwrDnB是低电平有效
（启用时为0）。当PwrDnB被禁用， DRCG是
其正常模式。当PwrDnB被启用时， DRCG放
进入断电状态， CLK和CLKB输出
三态。
表5.掉电模式选择
模式
正常
掉电
PwrDnB
1
0
CLK
PAclk
GND
CLKB
PAclkB
GND
表6.频率，分频器，和传动比的例子
PCLK
67
100
100
133
133
REFCLK
33
50
50
67
67
BUSCLK
267
300
400
267
400
Synclk
67
75
100
67
100
VDD开启
M
L
TEST
K
VDD开启
N
B
掉电
VDD开启
J
G
正常
A
D
C
F
E
CLK停止
VDD开启
H
图4.时钟源状态图
控制信号Mult0和MULT1可以以两种方式使用。
如果他们在掉电模式改变，那么
掉电定时确定的沉降时间
该DRCG 。然而， Mult0和MULT1控制信号可以
另外，在普通模式下进行更改。当MULT控制
信号是“热交换”在这种方式中， MULT过渡
定时确定DRCG的稳定时间。
在正常模式下，时钟源为上，并且输出
启用。
表7
列出了每个国家的控制信号。
为时钟源国表7.控制信号
状态
掉电
时钟停止
正常
PwrDnB
0
1
1
STOPB
X
0
1
时钟
来源
关闭
ON
ON
产量
卜FF器
地
残
启用
图5
显示了不同的转换的时序图
状态之间，以及
表8
指定每个的延迟
状态转换。请注意，这些过渡延迟假设
以下。
REFCLK输入定居并符合所示规格
表
.
Mult0 ， MULT1 ， S0和S1的控制信号是稳定的。
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