【1W137W137FTG移动440BX &全美达的Crusoe CPU特点采用Cypress】,IC型号W134MH,W134MH PDF资料,W134MH经销商,ic,电子元器件-51电子网

1W137

W137

FTG移动440BX &全美达的Crusoe CPU

特点

采用Cypress的传播最大化EMI抑制

频谱技术

两份CPU输出

六份PCI输出（同步瓦特/ CPU输出）

一个48 MHz的输出支持USB

一个可选的24 / 48 - MHz的输出

的14.318 MHz的输入参考两个缓冲副本

信号

支持100 - MHz或66 MHz的CPU操作

电源管理控制输入引脚

采用28引脚SSOP （ 209密耳）和28引脚TSSOP

（ 173密耳）

SS的功能可以被禁用

见W40S11-02 2 SDRAM DIMM支持

PCI_F ， PCI1 ： 5输出到输出偏斜： ........................ 500 PS

PCI_F ， PCI1 ： 5周期循环抖动： ............................ 250 PS

CPU与PCI输出偏斜： ............... 1.5-4.0纳秒（ CPU信息）

输出占空比： .............................................. ...... 55分之45 ％

PCI_F ， PCI边沿速率： ............................................ .. >1 V / ns的

CPU_STOP ＃， OE ，散布＃， SEL48 ＃， PCI_STOP ＃，

PWR_DWN ＃都有一个250 kΩ的上拉电阻。

表1.引脚可选频率

SEL100/66#

0/1

中央处理器

高阻

66.6兆赫

100兆赫

PCI

高阻

33.3

流传％

不在乎

SEE

表2

SEE

表2

关键的特定连接的阳离子

电源电压： ....................................... V

DDQ3

= 3.3V±5%

DDQ2

= 2.5V±5%

CPU0 ： 1输出到输出偏斜： ................................ 175 PS

CPU0 ： 1周期到周期抖动： ..................................... 200 PS

表2.扩频功能

SPREAD ＃

价差简介

-0.5 ％（向下蔓延）

0 ％（传播禁用）

框图

CPU_STOP ＃

引脚配置

REF0 ： 1

XTAL

OSC

停止

时钟

逻辑

CPU0 ： 1

SPREAD ＃

÷2

CPUdiv2_0 ： 1

PLL 1

SEL100/66#

÷2/÷1.5

停止

时钟

逻辑

PCI_F

停止

时钟

逻辑

PCI1 ： 5

GND

PCI_F

PCI1

PCI2

GND

VDDQ3

PCI3

PCI4

PCI5

VDDQ3

48MHz

24/48MHz/OE

VDDQ3

REF0/SEL48#

REF1/SPREAD#

VDDQ2

CPU0

CPU1

GND

PCI_STOP ＃

VDDQ3

CPU_STOP ＃

PWR_DWN ＃

SEL100/66#

GND

PWRDWN ＃

PCI_STOP ＃

÷2

动力

下

逻辑

÷2

三态

逻辑

PLL2

48MHz

赛普拉斯半导体公司

3901北一街

圣荷西

CA 95134 408-943-2600

2001年3月16日修订版* B

W137

引脚德网络nitions

引脚名称

CPU0 ： 1

针

号

24, 23

针

TYPE

引脚说明

CPU时钟输出0和1 ：

这两个CPU时钟输出通过控制

CPU_STOP ＃控制引脚。输出电压摆幅由施加电压来控制

VDDQ2 。频率为每个选择

表1中。

PCI总线的时钟输出1到5 ：

这五个PCI时钟输出被控制

由PCI_STOP ＃控制引脚。输出电压摆幅由电压控制的应用

到VDDQ3 。频率为每个选择

表1中。

固定PCI时钟输出：

不像PCI1 ： 5的输出，该输出不被控制的

PCI_STOP ＃控制引脚;它不能由PCI_STOP ＃被拉低。输出电压

摆动，通过施加给VDDQ3电压控制。频率为每个选择

表1中。

CPU_STOP ＃输入：

当拉为低电平，时钟输出CPU0 ：1的停止LOW

完成一个完整的时钟周期（ 2-3个CPU时钟延迟）之后。当拉高，

时钟输出CPU0 ： 1启动一个完整的时钟周期（ 2-3个CPU时钟延迟）。

PCI_STOP ＃输入：

该PCI_STOP ＃输入使PCI1 ： 5输出高电平时，

并使它们保持在逻辑0时低。的PCI_STOP ＃信号被锁存

上PCI_F的上升沿。其效果发生在下一PCI_F时钟周期处。

I / O双功能REF0和SEL48 ＃引脚：

上电时，对SEL48 ＃的状态

锁存。状态由任一个10K的电阻到GND或V设置

。一个10K的电阻

接地使销14 ，以提供一个48 - MHz时钟。如果引脚绑到V

， 14针

将提供24 MHz的时钟。经过2毫秒，该引脚变为高驱动输出

生产的14.318 MHz的副本。

I / O双功能REF1和蔓延＃引脚：

上电时，状态

SPREAD ＃被锁定。状态由任一个10K的电阻到GND或V设置

. A

10K的电阻到GND使扩频功能。如果引脚绑到V

扩频禁用。经过2毫秒，该引脚变为高驱动输出

生产的14.318 MHz的副本。

I / O双功能的24 MHz或48 MHz输出和输出使能输入：

上

电时，销14的状态被锁存。状态由任一个10K的电阻来设置

GND或V

。一个10K的电阻到GND锁存器OE低，所有输出三

说。如果引脚绑到V

， OE是锁定高，所有输出都有效。

经过2毫秒，该引脚变为输出，其频率由引脚27的状态设置

上电。

48 - MHz的输出：

固定的48 - MHz的USB输出。输出电压摆幅由控制

电压施加到VDDQ3 。

频率选择输入：

如图所示选择开机默认的CPU时钟频率

表1中。

晶体连接或外部基准频率输入：

该引脚既可以

作为一个晶体或参考信号的连接。

水晶连接：

外部14.318 MHz的晶振输入连接。如果

使用外部基准时，该引脚必须悬空。

掉电控制：

当此输入为低电平时，器件进入低功耗待机

条件。所有输出保持低电平。 CPU和PCI时钟输出低电平停止

完成一个完整的时钟周期（ 2-3个CPU时钟周期的延迟）之后。当把

高， CPU和PCI输出开始一个完整的时钟周期，在整个工作频率

（ 3毫秒的最大延迟）。

电源连接：

连接到3.3V 。

电源连接：

电源为CPU0 ： 1输出缓冲器。连接到2.5V 。

接地连接：

连接所有接地引脚到公共系统地平面。

PCI1 ： 5

5, 6, 9, 10,

PCI_F

CPU_STOP ＃

PCI_STOP ＃

REF0/SEL48#

I / O

REF1/SPREAD#

I / O

24/48MHz/OE

I / O

48MHz

SEL100/66#

PWR_DWN ＃

VDDQ3

VDDQ2

GND

8, 12, 19, 28

1, 7, 15, 21,

W137

概观

在W137的开发是为了满足英特尔移动式时钟

规格为BX芯片组，其中包括超级I / O和USB

支持。该W40S11-02是英特尔定义的同伴组成部分

用于驱动2 SDRAM DIMM模块。请看到

数据表中的附加信息。

赛普拉斯专有的扩展频谱频率合成

技术是在CPU和PCI输出的功能。当单片机进入

禁止时，该功能减少了而不是峰值EMI测量

唯一的输出信号及其谐波也是，但任何

其他的时钟信号被正确地同步到它们。

在-0.5 ％调制方式相匹配的定义为可接受

能够在英特尔的时钟规范。

图2

表现为捆扎电阻2建议的方法

连接。

一旦W137电时，用于所述第一2毫秒的操作

输入逻辑的选择。在此期间，输出缓冲器是

三态，让每个升的输出电阻捆扎机/ O

销拉销及其关联容性时钟负载

无论是逻辑高或逻辑低状态。在的2毫秒的端

期间，建立逻辑0或各升1条件/ O引脚

然后锁存。接着，输出缓冲器被使能，其中CON组

绿党两个L / O引脚到工作时钟输出。在2毫秒定时器

开始当V

达到2.0V 。该输入锁存器只能

通过旋转V重置

关闭，然后重新打开。

但是应当指出的是，捆扎电阻没有显Fi的

在时钟输出信号完整性着影响。该驱动器阻抗

时钟输出的ANCE是<40Ω （标称），它是最小

受10 kΩ的带接地或V

。与该系列

端接电阻，输出电阻捆扎应

放在尽量靠近L / O引脚尽可能以保持

互连跟踪短。从电阻到跟踪

地面或V

应保持小于2英寸长至

防止输入逻辑采样时系统噪声耦合。

当该时钟输出被使能之后2毫秒的输入

期间，目标（正常）输出频率被传假设

即V

已趋于稳定。如果V

还没有达到满值，

输出频率最初可能低于目标，但会增加

到V一旦目标

电压稳定。在这两种情况下，一个

短输出时钟周期可以由CPU时钟产生

输出时，输出被激活。

打包输出电阻

10 K

（ LOAD选项1 ）

W137

产量

卜FF器

POWER- ON

RESET

定时器

输出三态

HOLD

产量

低

功能说明

I / O引脚工作

销14 ， 26和27是两用升/ O引脚。上电时

这些引脚作为逻辑输入，使测定

分配的设备功能。上电后短的时间内，

每个引脚的逻辑状态被锁存，引脚，则成为

时钟输出。此功能通过的COM减少了器件的引脚数

比南时钟输出与输入选择引脚。

外部10 - kΩ的“打包”电阻之间的连接

每个L / O引脚与地或V

。连接到地设置一个

锁存器为“ 0 ”，连接到V

设置一个闩锁，以“1”。

图1

和

系列终端电阻

时钟负载

10 K

（ LOAD选项0 ）

数据

LATCH

通过负载电阻选项图1.输入逻辑选择

跳线设置

10 k

W137

产量

卜FF器

POWER- ON

RESET

定时器

输出三态

HOLD

产量

低

打包输出电阻

系列终端电阻

时钟负载

数据

LATCH

通过跳线选图2.输入逻辑选择

W137

扩频时钟

该设备产生被频率调制的时钟

命令，以增加它占用的带宽。通过增加

基波及其谐波，上午的带宽

辐射电磁辐射的plitudes是重

缩小一次。这种效果是在描绘

网络连接gure 3 。

如图

图3中，

的调制时钟的高次谐波具有

振幅明显低于未调制的信号。该

降低幅度取决于谐波数

和频率偏差或扩散。该方程为

减少是

分贝= 6.5 + 9 *日志

（P）+ 9 *日志

(F)

哪里

是偏差的比例和

是频率

在兆赫其中，该衰减测量。

输出时钟被调制，在所示的波形

图4中。

该波形，如在讨论“扩频

时钟发生器为减少辐射排放“由

布什，费斯勒和哈丁，产生最大限度的降低

在辐射电磁辐射的幅度。该

选择偏离该芯片是选定频-0.5 ％

昆西。

图4

详细介绍了赛普拉斯的扩频模式。

赛普拉斯确实提供选择更多的蔓延和更大的EMI

减少。请联系您当地的销售代表了解详情

在这些设备上。

扩频时钟被激活，或通过停用

I / O引脚＃ 26 。

降低EMI

传播

SPECTRUM

启用

不

传播

SPECTRUM

图3.时钟谐波带和不带SSCG调制的频域表示

最大

频率

10%

20%

30%

40%

50%

60%

70%

80%

90%

100%

10%

20%

30%

40%

50%

60%

70%

80%

90%

民

图4.典型的调制方式

100%

W137

绝对最大额定值

应力大于本表所列可能导致人员

永久性损坏设备。这些代表一个压力等级

只。该器件在这些或任何其他条件的操作

上面这个特定的操作区域的特定网络版Fi的

阳离子是不是暗示。延长近郊最大的条件

消耗臭氧层物质会影响其可靠性。

等级

-0.5到+7.0

-65到+150

0至+70

-55到+125

2 （分钟）

单位

°C

参数

, V

英镑

ESD

PROT

描述

任一引脚电压相对于GND

储存温度

工作温度

在偏置环境温度

输入ESD保护

直流电气特性：

= 0 ° C至+ 70°C ; V

DDQ3

= 3.3V±5%; V

DDQ2

= 2.5V ±5％ ; CPU0 ： 1 = 66.6 / 100 MHz的

参数

电源电流

DD3PD

DD3

DD2

DD2PD

在掉电模式3.3V电源电流

3.3V电源电流

2.5V电源电流

在掉电模式2.5V电源电流

输入低电压

输入高电压

输入低

当前

[2]

输入高电流

[2]

输入低电平电流（ SEL100 / 66 ＃）

输入高电流（ SEL100 / 66 ＃）

输出低电压

输出高电压

低输出电流：

PCI_F ， PCI1 ：5，

REF0 ： 1

CPU0 ： 1

PCI_F ， PCI1 ： 5

REF0 ： 1

输出高电流

CPU0 ： 1

PCI_F ， PCI1 ： 5

REF0 ： 1

晶体振荡器

负载

IN,X1

X1输入阈值电压

[3]

负载电容，所看到的外部晶振

[4]

X1输入

电容

[5]

X2引脚悬空

VDDQ3 = 3.3V

1.65

= 1毫安

= -1毫安

= 1.25V

= 1.5V

= 1.25V

= 1.5V

3.1

2.2

120

110

120

110

180

140

180

140

PWR_DWN ＃ = 0

输出负载

[1]

输出负载

[1]

PWR_DWN ＃ = 0

GND - 0.3

2.0

0.2 A

100

0.8

+ 0.3

–25

–5

描述

测试条件

分钟。

典型值。

马克斯。

单位

逻辑输入

时钟输出

注意事项：

1.所有时钟输出满载20 pF的电容6" 60Ω传输线。

2. CPU_STOP ＃， PCI_STOP ＃， PWR_DWN ＃，散布＃和SEL48 ＃逻辑输入具有内部上拉电阻（未CMOS电平）。

3. X1输入阈值电压（典型值）为V

/2.

4. W137包含引脚X1和地面，另一脚X2和地面之间的内部晶体负载电容。总负载放置在水晶

14 pF的;这包括短PCB走线水晶典型的寄生电容。

与外部时钟源驱动时， X1 （X2悬空） 5 X1输入电容适用。

W134M/W134S

直接Rambus 时钟发生器

特点

差分时钟源直接Rambus的内存

子系统高达800 MHz的数据传输速率

提供同步的灵活性：在Rambus公司

通道可任选地同步到外部

系统或处理器的时钟

电源管理输出允许Rambus的通道时钟

被关断，以减少功率消耗

移动应用程序

与Cypress CY2210 ， W133 ， W158 ， W159 ， W161的作品，

并且W167支持英特尔

架构平台

低功耗CMOS设计，封装在一个24引脚QSOP

（ 150密耳SSOP ）封装

描述

赛普拉斯W134M / W134S提供差分时钟

对于直接Rambus内存子系统的信号。它包括

信号直接Rambus的通道时钟同步到

外部系统时钟，但也可以在该执行系统中使用的

不要求Rambus的时钟同步。

框图

REFCLK

MULT0 ： 1

引脚配置

VDDIR

REFCLK

VDD

GND

PclkM

SynClkN

GND

VDD

VDDIPD

STOPB

PwrDnB

VDD

GND

CLK

CLKB

GND

VDD

MULT0

MULT1

GND

PLL

PclkM

SynClkN

相

校准

产量

逻辑

CLK

CLKB

S0:1

TEST

逻辑

STOPB

赛普拉斯半导体公司

文件编号： 38-07426牧师* C

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2005年6月1日

W134M/W134S

引脚德网络nitions

引脚名称

REFCLK

PclkM

号

TYPE

描述

参考时钟输入。

参考时钟输入端，由一个系统频率正常供电

合成器（赛普拉斯W133 ）。

相位检测器输入。

这个信号与SYNCLKN之间的相位差被用于

以与系统时钟同步的Rambus通道时钟。无论PCLKM和

SYNCLKN通过在存储器控制器中的齿轮比逻辑提供。如果齿轮比

逻辑不使用时，该引脚将连接到地面。

相位检测器输入。

这个信号与PCLKM之间的相位差被用于

与系统时钟同步的Rambus通道时钟。无论PCLKM和

SYNCLKN通过在存储器控制器中的齿轮比逻辑提供。如果齿轮比

逻辑不使用时，该引脚将连接到地面。

时钟输出使能。

当此输入被驱动到低电平有效，它会禁用差

Rambus的通道时钟。

低电平有效省电。

当此输入被驱动到低电平时，禁止存在差

无穷区间的Rambus通道时钟，并把W134M / W134S在掉电模式。

PLL倍频器选择。

这些输入选择PLL预分频器和反馈分频器来

确定用于将输入的REFCLK乘法比率为PLL 。

MULT0

MULT1

W134M

PLL / REFCLK

4.5

5.333

W134S

PLL / REFCLK

5.333

SynClkN

STOPB

PwrDnB

MULT 0 ： 1

15, 14

CLK ， CLKB

S0, S1

20, 18

24, 23

互补的输出时钟。

差分Rambus的通道时钟输出。

模式控制输入。

这些输入控制W134M / W134S的操作模式。

模式

正常

输出使能测试

绕行

TEST

VDDIR

VDDIPD

VDD

GND

3, 9, 16, 22

4, 5, 8, 13, 17,

–

无连接

RefV

参考REFCLK 。

输入参考时钟基准电压源。

RefV

参考鉴相器。

相位检测器输入和StopB基准电压源。

电源连接。

电源为核心逻辑电路和输出缓冲器。连接到3.3V

供应量。

接地连接。

连接所有接地引脚到公共系统地平面。

W133

W158

W159

W161

W167

CY2210

W134M/W134S

REFCLK

PLL

相

对齐

BUSCLK

PCLK / M

RMC

RAC

Synclk / N

PCLK

Synclk

DLL

齿轮

比

逻辑

图1. DDLL系统架构

文件编号： 38-07426牧师* C

第12页2

W134M/W134S

关键的特定连接的阳离子

电源电压： V ...............................................

= 3.3V±0.165V

工作温度： ................................... 0 ° C至+ 70°C

输入阈值： ............................................... ...典型值为1.5V

最大输入电压： ........................................ V

+0.5V

最大输入频率： ..................................... 100兆赫

输出占空比： ...................................六十分之四十〇％，最坏的情况

输出类型： ........................... RAMBUS信号级（ RSL ）

（ Rambus的通道）。在中点的通道，所述RAC

感官BUSCLK使用其自己的DLL时钟对齐，然后

由一个固定除以4 ，产生Synclk 。

PCLK是在存储器控制器（RMC）使用的时钟

核心逻辑电路，而Synclk是为核心逻辑中使用的时钟

RAC的接口。随着齿轮比DDLL在一起

逻辑使用户能够直接从PCLK交换数据

域的Synclk域，而无需额外增加

等待时间进行同步。在一般情况下， PCLK和Synclk可以

有不同的频率，所以该齿轮比逻辑必

选择合适的M和N分频器，使得

对PCLK / M和Synclk / N频率相等。在一间

十分有趣的例子， PCLK = 133兆赫， Synclk = 100 MHz和

M = 4时，N = 3 ，得到PCLK / M = Synclk / N = 33兆赫。这

例如时钟波形的齿轮比是逻辑

所示

图2中。

从齿轮比逻辑， PCLK / M ，输出时钟

Synclk / N ，是从核心逻辑输出并传送到

DRCG鉴相器的输入。对PCLK / M的路由和

Synclk / N必须匹配在核心逻辑以及对

板。

的PCLK / M相位比较与Synclk / N，则DRCG后

鉴相器驱动一个相位定位的调整阶段

的DRCG输出时钟， BUSCLK 。因为一切的

分布式循环是固定的延时，调整BUSCLK调整

Synclk的相位和Synclk / N从而相位。在这

地分布环路调节的Synclk / N为相位

匹配PCLK / M期的，在所述的输入置零的相位误差

DRCG鉴相器。当该时钟被对准，数据可以

直接从PCLK域交换到Synclk

域。

表1

示PCLK和BUSCLK的组合

最感兴趣的频率，通过齿轮比进行组织。

DDLL系统结构和传动比

逻辑

图1

显示了分布式延迟锁定环（ DDLL ）

系统体系结构，包括主系统时钟源，

直接Rambus的时钟发生器（ DRCG ）和核心逻辑

包含Rambus的访问单元（RAC）， Rambus公司

存储器控制器（ RMC ）和齿轮比的逻辑。（这

图中代表抽象的差分时钟作为

单BUSCLK线。）

该DDLL的目的是频率锁定以及相位对齐

核心逻辑和Rambus的时钟（ PCLK和SYNCLK ）在

为了允许数据传送，而无需RMC / RAC的边界

造成额外延时。在DDLL架构，锁相环（PLL）是

用于产生所需BUSCLK频率，而

分布式环形成一个DLL对齐PCLK的相位和

Synclk在RMC / RAC边界。

主时钟源驱动系统时钟（PCLK ）到

核心逻辑电路，并驱动所述参考时钟（ REFCLK ）到

DRCG 。对于典型的英特尔架构平台， REFCLK会

一半的CPU前端总线频率。在DRCG内部的PLL

乘以REFCLK以产生期望的频率为BUSCLK ，

和BUSCLK通过终止传输线驱动

表1.支持PCLK和BUSCLK频率，通过齿轮比

传动比和BUSCLK

PCLK

67兆赫

100兆赫

133兆赫

150兆赫

200兆赫

400兆赫

267兆赫

356兆赫

400兆赫

300兆赫

400兆赫

2.0

1.5

1.33

1.0

267兆赫

400兆赫

PCLK

Synclk

PCLK / M =

Synclk / N

图2.传动比时序图

文件编号： 38-07426牧师* C

第12页3

W134M/W134S

S0 / S1 StopB

W133

W158

W159

W161

W167

CY2210

W134M/W134S

REFCLK

PLL

相

对齐

BUSCLK

PCLK / M

RMC

RAC

Synclk / N

PCLK

Synclk

DLL

齿轮

比

逻辑

图3. DDLL包括DRCG详情

科幻gure 3

示出了DDLL系统架构的详情

包括DRCG输出使能和旁通模式。

相位检测器信号

该DRCG相位检测器接收从核心两个输入

逻辑， PclkM （PCLK / M）和SynclkN （ Synclk / N）。所述M和N

在核心逻辑分频器被选择，使得所述频率

PclkM和SynclkN是相同的。相位检测器检测

这两个输入时钟，和驱动器之间的相位差

在DRCG相位定位，通过为null输入相位误差

分布式循环。当环路锁定时，输入相位

PclkM和SynclkN之间的误差在规定范围内

ERR ， PD

锁定后的器件特性表中给出

在国家过渡段给定的时间。

该相位检测器对齐PclkM的上升沿到

上升SynclkN的边缘。相位检测器的工作周期

输入时钟将在规范范围内的DC

IN， PD

在给定的

操作条件表。因为两者的工作循环

相位检测器输入端的时钟并不一定是相同的，

PclkM和SynclkN的下降沿可以不对齐

当上升沿对齐。

该PclkM和SynclkN信号的电压电平是阻止 -

由控制器确定的。销VDDIPD用作电压

引用的相位检测器输入端，并应

连接到输出电源电压的控制器。在

一些应用中， DRCG PLL输出时钟将被用于

直接绕过相位定位。如果PclkM和SynclkN

不使用时，这些输入必须接地。

选择逻辑

表2

显示选择预分频PLL的逻辑和

反馈分频器来确定乘法比率为PLL

从输入REFCLK 。分配器的设定和反馈分频器

B将预分频器，所以PLL输出时钟频率设置

按： PLLCLK = REFCLK * A / B 。

表2. PLL分频器选择

W134M

Mult0

Mult1

W134S

表3

示出了逻辑用于使时钟输出，利用

该StopB输入信号。当StopB为高电平时， DRCG是在

其正常模式， CLK和CLKB是互补输出

继相位定位输出（ PAclk ）。当StopB是

低电压时， DRCG是在给出了CLK停止模式时，输出时钟

驱动器被禁用（设置为Hi -Z ）和CLK和CLKB解决

到DC电压V

X， STOP

如在器件给定Character-

istics表。 Ⅴ的水平

X， STOP

通过一个外部电阻器来设定

网络。

表3.时钟停止模式选择

模式

正常

CLK停止

STOPB

CLK

PAclk

X， STOP

CLKB

PAclkB

X， STOP

表4

显示选择绕道和测试逻辑

模式。的选择位， S0和S1 ，控制的选择

这些模式。旁路模式带来了全速PLL

输出时钟，绕过相位定位。测试模式

带来的REFCLK输入一路输出，绕过

两个PLL和相位定位。在输出测试模式

（OE），既给出了CLK和CLKB输出被放入

高阻抗状态（高阻）。这可以用于组件

测试和板级测试。

文件编号： 38-07426牧师* C

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W134M/W134S

表4.绕道和测试模式选择

模式

正常

输出测试（ OE ）

绕行

TEST

Bypclk

（ INT ）。

GND

–

PLLCLK

REFCLK

CLK

PAclk

高阻

PLLCLK

REFCLK

CLKB

PAclkB

高阻

PLLclkB

RefclkB

与之前的功率被施加到器件S1必须是稳定的，

只能在掉电模式（ PwrDnB = 0 ）来改变。

基准输入，V

DDR

和V

DDPD

，可能保留或可

在掉电模式下接地。

表6.频率，分频器，和传动比的例子

PCLK REFCLK BUSCLK Synclk A B M N比F @ PD

100

133

267

300

400

267

400

100

8 1 2 2

6 1 8 6

8 1 4 4

4 1 4 2

6 1 8 6

1.0

1.33

1.0

2.0

1.33

12.5

16.7

表5

显示选择掉电模式下的逻辑，

使用PwrDnB输入信号。 PwrDnB是低电平有效

（启用时为0）。当PwrDnB被禁用， DRCG是

其正常模式。当PwrDnB被启用时， DRCG放

进入断电状态， CLK和CLKB输出

三态。

表5.掉电模式选择

模式

正常

掉电

PwrDnB

CLK

PAclk

GND

CLKB

PAclkB

GND

控制信号Mult0和MULT1可以以两种方式使用。

如果他们在掉电模式改变，那么

掉电定时确定的沉降时间

该DRCG 。然而， Mult0和MULT1控制信号可以

另外，在普通模式下进行更改。当MULT控制

信号是“热交换”在这种方式中， MULT过渡

定时确定DRCG的稳定时间。

在正常模式下，时钟源为上，并且输出

启用。

表7

列出了每个国家的控制信号。

为时钟源国表7.控制信号

状态

掉电

时钟停止

正常

PwrDnB

STOPB

时钟

来源

关闭

产量

卜FF器

地

残

启用

表频率和齿轮比

表6

显示了几个支持PCLK和BUSCLK

频率，需要在相应的A和B分频器

该DRCG锁相环，以及相应的M和N分频器的

齿轮比的逻辑。列比给出了变速比为

定义PCLK / Synclk （同为M和N ）。列F @ PD

给出了分频的频率（单位为MHz ）在相

探测器，其中F @ PD = PCLK / M = Synclk / N 。

状态转换

时钟源有三个基本的操作状态。

图4

显示了每个标记的过渡状态图

A到H.注意的是，时钟源的输出可能不

无干扰时的状态转换。

当该设备加电时，该设备可以进入任何状态，

根据控制信号的设定， PwrDnB和

StopB 。

在掉电模式下，时钟源断电与

所述控制信号， PwrDnB ，等于0 ，控制信号S0

图5

显示了不同的转换的时序图

状态之间，以及

表8

指定每个的延迟

状态转换。请注意，这些过渡延迟假设

以下。

REFCLK输入已解决，符合所示规格

工作条件表。

该Mult0 ， MULT1 ， S0和S1的控制信号是稳定的。

VDD开启

TEST

VDD开启

掉电

VDD开启

正常

CLK停止

VDD开启

图4.时钟源状态图

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