初步
W127/W127-A
扩频3 DIMM系统频率合成W / AGP
特点
采用Cypress的传播最大化EMI抑制
频谱技术
I
2
C接口
四份CPU输出
六份PCI输出
两份AGP输出的
48 - MHz的USB输出的一个副本
24 MHz的串口输出的一个副本
十二份SDRAM输出的
的14.318 - MHz参考输入一个缓冲的副本
输入模式选择引脚可选的电源管理IN-
放控制引脚（重新配置销29 ，30，31 ，和32）
在频率平滑的频率转换
重选
提供48引脚SSOP （ 300密耳）
标准W127器件支持高达112 MHz的操作
系统蒸发散。高性能选项W127 -A支持最多
124-MHz.
CPU循环周期抖动： .......................................... 250 PS
CPU到AGP歪斜： ............................................. .... 0 ± 500 ps的
AGP到PCI歪斜： ................................. 1.5纳秒（ AGP信息）
CPU输出边沿速率： ............................................ >1 V / ns的
SDRAM输出边沿速率： .................................... >1.5 V / ns的
注意：
所有的时滞优化@V
DDQ2
= V
DDQ3
= 3.3V±5%.
倾斜不保证V
DDQ2
= 2.5V.
表1.引脚可选频率
[1]
输入地址
FS2
0
0
0
0
1
1
1
1
电源电压： V ..........
DDQ3
= 3.3V, V
DDQ2
= 3.3V或2.5V
.
FS1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
中央处理器
（兆赫）
68.5
112
95.25
100
83.3
75.0
124
66.6
AGP
（兆赫）
68.5
74.6
63.5
66.6
55.53
75
82.6
66.6
PCI
（兆赫）
34.25
37.3
31.75
33.3
27.77
37.5
41.3
33.3
关键的特定连接的阳离子
框图
SDATA
SCLOCK
串行端口
设备
控制
PLL参考
频率
X1
X2
XTAL OSC
I / O
PLL1
（ CPU_STOP ＃ ）
÷1
÷1.5
中央处理器
停止
SDRAM
停止
VDDQ3
REF / SD_SEL
VDDQ2
CPU0 ： 3
4
VDDQ3
SDRAM0 ： 11
12
引脚配置
[2]
VDDQ3
VDDQ3
REF / SD_SEL *
GND
X1
X2
VDDQ3
PCI_F/FS2*
PCI0
GND
PCI1
PCI2
PCI3
PCI4
GND
GND
AGP_F / MODE *
AGP0
VDDQ3
SDRAM11
SDRAM10
VDDQ3
SDATA
VDDQ3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
48MHz/FS1*
24MHz/FS0*
GND
GND
CPU0
CPU1
VDDQ2
CPU2
CPU3
GND
SDRAM0
SDRAM1
VDDQ3
SDRAM2
SDRAM3
GND
SDRAM4(AGP_STOP#)*
SDRAM5(PWR_DWN#)*
SDRAM6(CPU_STOP#)*
SDRAM7(PCI_STOP#)*
GND
SDRAM8
SDRAM9
SCLOCK
W127/W127-A
AGP_F / MODE
÷2
（ AGP_STOP ＃ ）
PCI
停止
（ PCI_STOP ＃ ）
（ PWR_DWN ＃ ）
掉电
控制
÷1
PLL2
÷2
I / O
I / O
AGP
停止
I / O
AGP0
PCI_F/FS2
I / O
/
PCI0 ： 4
5
VDDQ3
48MHZ/FS1
24MHZ/FS0
注意事项：
1.配置“ 110”支持W127 -A只（见阴影行
表1）。
用“*”表示引脚2.信号名称具有内部250K上拉电阻，但在不依靠拉至V
DDQ3
。用括号分别表示函数信号名称
是由MODE引脚搭接选择。
赛普拉斯半导体公司
文件编号： 38-07225修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年12月14日
初步
引脚德网络nitions
引脚名称
CPU0 ： 3
针
号
44, 43,
41, 40
8
针
TYPE
O
引脚说明
W127/W127-A
CPU时钟输出0到3：
这四个CPU时钟输出控制
由CPU_STOP ＃控制引脚。输出电压摆幅由电压控制的
适用于VDDQ2 。
自由运行PCI时钟输出和频率选择位2 ：
作为输出，
此引脚的工作与PCI0结合： 4 。输出电压摆幅由控制
电压施加到VDDQ3 。
当输入，此引脚用作频率选择地址的一部分。该
FS0值： 2确定设备的输出时钟电默认频率
按照
表1
“引脚可选频率”第1页。
PCI时钟输出0到4 ：
输出电压摆幅由电压控制的
适用于VDDQ3 。输出保持低电平，如果PCI_STOP ＃置为低电平。
SDRAM时钟输出：
这八个SDRAM时钟输出同步运行，以
CPU时钟输出或AGP时钟输出使用每SD_SEL选择
表2中。
SDRAM时钟输出：
这四个SDRAM时钟输出同步运行，以
CPU时钟输出或AGP时钟输出使用每SD_SEL选择
表
2.
如果设定为输入， （参考MODE引脚说明） ，这些引脚用于
对于STOP_ CPU ， AGP ，PCI和断电控制。
48 - MHz输出和频率选择位1：
固定时钟输出默认
到48 MHz的下列设备开机。
当输入，此引脚用作频率选择地址的一部分。该
FS0值： 2确定设备的输出时钟电默认频率
按照
表1
“引脚可选频率”第1页。
24 MHz输出和频率选择位0 ：
固定时钟输出默认
到24 MHz的下列设备开机。
当输入，此引脚用作频率选择地址的一部分。该
FS0值： 2确定设备的输出时钟电默认频率
按照
表1
“引脚可选频率”第1页。
自由运行AGP输出和模式控制输入：
作为输出时，此引脚作品
与AGP0结合，是一个自由运行的时钟。当输入时，它确定
对于销29 ，30，31 32的功能，并且见
表3中。
AGP输出：
这个输出是由AGP_STOP ＃引脚控制。
固定14.318 MHz的SDRAM和输出选择：
作为输出时，此引脚用于
对于各种系统的应用程序。输出电压摆幅由电压控制的
适用于VDDQ3 。
当输入，此引脚选择的SDRAM运行同步到任何CPU或
AGP 。看
表2中。
晶体连接或外部基准频率输入：
该引脚具有双重
功能。它可以被用作一个外部14.318 MHz的晶体振荡器连接，或作为
外部参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。如果
使用外部基准时，该引脚必须悬空。
串行数据输入：
数据输入串行数据接口。请参阅串行数据接口
下面脸部分。
串行时钟输入：
时钟输入串行数据接口。请参阅串行数据
接口部分后面。
电源连接：
连接到3.3V电源。
电源连接：
电源为CPU0 ： 3个时钟输出。 （ 3.3V电源）
接地连接：
连接所有接地引脚到公共系统地
平面。
PCI_F/FS2
I / O
PCI0 ： 4
SDRAM0 ： 3
SDRAM8 ： 11
SDRAM4 ： 7
9, 11, 12, 13,
14
38, 37, 35, 34,
27, 26, 21, 20
32, 31, 30, 29
O
O
I / O
48MHZ/FS1
48
I / O
24MHZ/FS0
47
I / O
AGP_F / MODE
17
I / O
AGP0
REF / SD_SEL
18
3
O
I / O
X1
5
I
X2
SDATA
SCLOCK
VDDQ3
VDDQ2
GND
6
23
25
1, 2, 7, 19, 22,
24, 36
42
4, 10, 15, 16,
28, 33, 39, 45,
46
I
I
I
P
P
G
文件编号： 38-07225修订版**
第20页2
初步
W127 / W127 -A引脚选择表
表2. SD_SEL功能
SD_SEL
1
0
表3.模式功能
引脚功能
模式
1
0
引脚29
SDRAM7
PCI_STOP ＃
30针
SDRAM6
CPU_STOP ＃
PIN码31
SDRAM5
PWR_DWN ＃
SDRAM0 ： 11
@跑CPU频率
运行@ AGP频率
W127/W127-A
引脚32
SDRAM4
AGP_STOP ＃
表4.电源管理引脚功能
信号
CPU_STOP ＃
PCI_STOP ＃
AGP_STOP ＃
PWR_DWN ＃
=0
CPU0 ： 3 & SDRAM0 ： 11 = LOW
PCI0 ： 4 = LOW
AGP0 = LOW
所有的时钟输出低电平
=1
活跃
活跃
活跃
活跃
概观
在W127 / W127 -A是专门为所有
所需的主板，旨在与通过时钟信号
MVP3芯片组使用一个奔腾或K6微处理器。
虽然它可以与分割电压（ 3.3 / 2.5），歪斜被使用
规格仅适用于3.3V单电源供电保证。该
在W127 / W127 - A的主要特点是
95.25 MHz的CPU频率选项，它支持K6 333-
MHz的CPU 。
提供支持高达3十二SDRAM输出
SDRAM DIMM模块。未使用的时钟输出，可显示
通过我体健
2
C接口，以降低系统的功率变
消费更重要的是减少EMI辐射。
一旦W127 / W127 -A通电时，所述第一2毫秒的操作是
用于输入逻辑选择。在此期间， 24兆赫，
48兆赫，楼盘， PCI_F和AGP_F时钟输出缓冲器
三态，让每个升的输出电阻捆扎机/ O
销拉销及其关联容性时钟负载
无论是逻辑高或逻辑低状态。在的2毫秒的端
期间，建立逻辑0或各升1条件/ O引脚
锁存。接下来的输出缓冲器被启用，将所有升/ O
销到工作时钟输出。 2毫秒的计时器启动时
V
DDQ3
达到2.0V 。输入位只能通过打开复位
ING V
DDQ3
关闭，然后重新打开。
但是应当指出的是，捆扎电阻没有显Fi的
在时钟输出信号完整性着影响。该驱动器阻抗
时钟输出的ANCE是40Ω （标称值） ，这是最低限度
受10 kΩ的带接地或V
DDQ3
。作为与
串联端接电阻，输出电阻捆扎应
放在尽量靠近L / O引脚尽可能以保持
互连走线短。从电阻到跟踪
地面或V
DDQ3
应保持小于2英寸长
为防止输入逻辑采样时系统噪声耦合。
当该时钟输出被使能之后2毫秒的输入
期间，目标（正常）的输出频率被传递， assum-
荷兰国际集团的V
DDQ3
已趋于稳定。如果V
DDQ3
还没有达到满
值时，输出频率最初可能低于目标，但会
提高到V一旦目标
DDQ3
电压稳定。在这两种
情况下，一个短的输出时钟周期可以从制造
当启用输出CPU时钟输出。
功能说明
I / O引脚工作
销3 ，8， 17 ， 47和48是两用L / O引脚。上
通电时这些引脚作为逻辑输入，允许determi-
国家指定的设备功能。加电后的一小段时间
起来，每个引脚的逻辑状态被锁存，然后销
成为时钟输出。此功能可降低器件的引脚数
通过将时钟输出与输入选择引脚。
外部10 - kΩ的“打包”电阻之间的连接
每个L / O引脚与地或V
DDQ3
。连接到接地套
一个锁存器为“ 0 ”，连接到V
DDQ3
设置一个闩锁，以“1”。
图1
和
图2
表现为捆扎电阻2建议的方法
器的连接。
文件编号： 38-07225修订版**
第20页3
初步
V
DDQ3
W127/W127-A
打包输出电阻
10 k
（ LOAD选项1 ）
W127/W127-A
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
系列终端电阻
R
时钟负载
10 k
（ LOAD选项0 ）
Q
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
跳线设置
V
DD
10 k
W127/W127-A
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
打包输出电阻
系列终端电阻
R
时钟负载
Q
数据
LATCH
通过跳线选图2.输入逻辑选择
CPU / PCI频率选择
CPU输出频率选择与I / O引脚8 ， 47 ，和48 。
请参阅
表1
对CPU / PCI频率编程信息
化。另外，频率的选择都可以通过
该串行数据接口。请参阅
表8
“其他Frequen-
CY上选择通过串行数据接口数据字节“
第9页。
输出缓冲器配置
时钟输出
所有的时钟输出设计用于驱动串行时钟终止
线。在W127 / W127 -A的输出是CMOS型，其亲
韦迪轨到轨输出摆幅。
晶体振荡器
在W127 / W127 -A需要一个输入参考时钟同步
thesize所有的输出频率。参考时钟可以的EI
疗法外部生成的时钟信号或时钟generat-
由内部晶体振荡器编当使用外部
时钟信号，针X1用作时钟输入和针X2是左
开。针X1的输入阈值电压为（Ⅴ
DDQ3
)/2.
内部晶体振荡器一起使用一
石英晶体连接到器件引脚X1和X2 。这种形式
并联谐振晶体振荡器电路。在W127 / W127 -A
集成了必要的反馈电阻和晶体负载
电容器。包括典型的杂散电容电路，总
负载呈现给晶约20 pF的。为了获得最佳
无需额外的外部钙的妈妈频率精度
pacitors ，并联谐振模式晶体指定的负载
20 pF的应该被使用。这通常会产生引用频
在± 100 ppm的昆西精度。实现类似的准确
政体与晶体要求较大的负荷，外部电容就
itors必须加入，使得总负荷（内部，外部
和寄生电容）等于该要求由晶体。
文件编号： 38-07225修订版**
第20页4
初步
扩频发生器
该设备产生被频率调制的时钟
命令，以增加它占用的带宽。通过增加
基波及其谐波，上午的带宽
辐射电磁辐射的plitudes是重
缩小一次。这种效果是在描绘
网络连接gure 3 。
如图
图3中，
的调制时钟的高次谐波具有
振幅明显低于未调制的信号。该
降低幅度取决于谐波数
和频率偏差或扩散。该方程为
减少是：
分贝= 6.5 + 9 *日志
10
（P）+ 9 *日志
10
(F)
哪里
P
是偏差的比例和
F
是频率
在兆赫其中，该衰减测量。
W127/W127-A
输出时钟被调制，在所示的波形
图4中。
该波形，如在讨论“扩频
时钟发生器为减少辐射排放“由
布什，费斯勒和哈丁产生最大限度的降低
在辐射电磁辐射的幅度。该
偏差选择用于该芯片为中心的±0.5％ frequen-
CY 。
图4
详细介绍了赛普拉斯的扩频模式。柏
确实提供了更多的传播和更大的EMI reduc-选项
化。请联系您当地的销售代表，了解详细信息
这些设备。
扩频时钟被激活或停用SE-
中的数据字节0 lecting对位1-0的相应值
I
2
C数据流。请参阅
表7
了解更多详情。
图3.时钟谐波带和不带SSCG调制的频域表示
MAX （ + .0.5 ％ ）
频率
10%
20%
30%
40%
50%
60%
70%
80%
90%
100%
10%
20%
30%
40%
50%
60%
70%
80%
90%
MIN 。 （ -0.5 ％ ）
图4.典型的调制方式
文件编号： 38-07225修订版**
第20页5
100%
QQ：2881677436 复制
