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初步数据表
VSC8166
特点
2.488Gb / s的1:16解复用器
完全集成的时钟和数据恢复
- 3.3V单电源供电
差分LVPECL低速接口
2.488 Gb /秒
1:16 SONET / SDH多路分配器带有时钟恢复
保持时钟输出中的缺失
数据
失锁，指标信号丢失
128引脚14x20x2毫米增强型PQFP PKG 。
2.3W最大功率耗散
概述
该VSC8166解复用一个2.488Gbp /秒的LVPECL串行输入数据流（DI +）以16位宽，LVPECL
155MB / s的并行数据输出（ D0 ： D15 +）的SONET / SDH应用。它具有一个集成的时钟和数据
与片上PLL，它在内部产生一个2.488GHz时钟的相位与输入的数据恢复单元。
内部分频器电路用于拍摄高速时钟，并生成155.52MHz （ CLK16O + ）和
77.76MHz （ CLK32O + ）的LVPECL输出的外部时钟。输入的数据被重新定时，并解复用成一个
该时钟输出信号分离器由155.52MHz输出时钟的16位字。
报警功能支持典型的电信系统应用。一个TTL损失锁（ LOL ）指示器可
外部使能（ LOLEN ）来检测，当设备进入锁定状态，这将最常发生在
事件的有效数据损失的。一个TTL无参考（ NOREF ）输出指示标志时， LVPECL时钟
引用（ REFCLK ）输入到VSC8166要么被删除，或者去狠狠出公差。对于亏损
信号（ LOS）从光学模块的条件下， VSC8166提供了极性（ POL ）输入到accommo-
日期的极性差异。
只有一个3.3V电源时需要的设备和操作该装置采用耐热
增强的128引脚14x20x2毫米的PQFP封装。
VSC8166框图
D0+
D0-
输出寄存器
1:16多路分解器
DI +
二
REFCLK +
REFCLK-
数据
复时间
时钟
恢复
DIVIDE
16
D15+
D15-
CLK16O+
CLK16O-
POL
LOS
LOLEN
DIVIDE
2
CLK32O+
CLK32O-
NOREF
大声笑
1
0
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2.488 Gb /秒
1:16 SONET / SDH多路分配器带有时钟恢复
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功能说明
时钟恢复：
传入的SONET / SDH数据流都馈送到重新定时闩锁，并通过集成的时钟恢复
单元（ CRU ） 。在CRU超过SONET / SDH的抖动容限的地图。一个77.76MHz参考时钟（ REF-
CLK + ）所需的CRU的操作。片终止此输入是必需的。在AC耦合，偏置
电压适用于交流耦合需要提供，参见图1所示的偏置方案。在77.76MHz为参考
偏差，可允许CLK16O +可保持锁定到在数据丢失的情况下该外部参考时钟。
图1 ： AC终止LVPECL输入REFCLK
芯片边界
V
CC
= 3.3V
分结束等效终端为咗到V
TERM
R1 = 125Ω ， R2 = 83Ω ，Z0 = 50Ω ，V
TERM
= V
CC
-2V
R1 || R2 = Z
o
V
CC
R2 + V
EE
R1
= V
BIAS
V
CC
R1
Z
O
C
IN
R2
R1+R2
V
EE
V
CC
R1
Z
O
C
IN
R2
V
EE
V
EE
= 0V
C
IN
TYP = 100 nF的
交流操作。
该VSC8166具有TTL输入LOS迫使部分进入的信号状态的丢失。大多数光学元件具有TTL
输出通常称为“ SD” （信号检测） ，是根据入射光流的光功率。根据
上的光学器件制造商，该信号是高电平或低电平。容纳极性差异，
产生信号的内部损耗，当POL和LOS输入是相反的状态。一旦被激活，所有零
“0”将被下游传播使用发射时钟，直到光学信号被恢复和LOS和
POL处于相同的逻辑状态。当LOS和POL是相反的逻辑状态，内部LOS断言和
所有输出数据D（ 0点一刻） +将变为零CLK16O +的下一个上升沿。
如果LOLEN低，且串行输入数据包括3.3us或更多个连续的零， LOL将为高
和居高不下的100us的以下有效数据的恢复。如果LOLEN高，导致数据丢失，锁定“ OR”
零3.3us将导致LOL去高和之后的非零数据都返回保持高100us的，并
得到的串行数据和时钟的相位锁定。
NOREF将变为高时异步REFCLK丢失时，或者当REFCLK没有被锁定到内部
2.488GHZ时钟。它仍将维持高位，直到情况得到纠正。
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低速接口
解复用的串行数据流是由一个16位的差分LVPECL接口D由（ 15：0 ）+带
由16个时钟伴随差分LVPECL鸿沟CLK16O
±
并通过32个时钟分频CLK32O
±
。低
高速LVPECL输出驱动器设计用于驱动50Ω传输线。传输线可以是直流
终止分裂年底终止方案，见图2 ，或DC用50Ω到V终止
CC
-2V在每一行，
参见图3，在任何时候，相当于分割端终止技术可以替代传统的
50Ω到V
CC
-2V在每一行。交流耦合可以通过许多方法来实现。图4示出一个AC
耦合方法时，下游设备提供偏置点为AC耦合的场合。如果
下游设备都具有内部终止，线到线100Ω电阻器可能不是必需的。该
由32输出分频可用于提供一个参考时钟用于对VSC8163时钟乘法单元。
图2 ：低速LVPECL CLK16O ， CLK32O斯普利特高端DC端子， D [ 15 ： 0 ]输出
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分结束等效终端为咗到V
TERM
VCC
R1 = 125Ω R2 = 83Ω ，Z0 = 50Ω ，V
TERM
= V
CC
-2V
R1
R1
Z
o
下游
R1 || R2 = Z
o
V
CC
R2 + V
EE
R1
R1+R2
Z
o
R2
= V
TERM
R2
VEE
图3 ：低速LVPECL CLK16O ， CLK32O传统DC端子， D [ 15 ： 0 ]输出
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下游
Z
o
R1 =50
V
CC
-2V
R1 =50
V
CC
-2V
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图4：交流端接低速LVPECL CLK16O ， CLK32O的，D [ 15：0 ]输出
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Z
o
Z
o
50
50
0.1uF
下游
偏置点
产生
国内
0.1uF
V
CC
-2V
高速接口
接收高速输入DI +传入2.488Gb / s的数据。数据输入在内部termi-
通过一个中心抽头的电阻网络经过NAT 。对于差分输入DC耦合时，网络端接到所述
合适的终止电压V
TERM
（引脚HSDREF ）提供50Ω到V
TERM
终止双方真实
和补充投入。对于差分输入AC耦合，网络终止于V
TERM
通过阻断
电容。
在大多数情况下，这些投入将有高密度的过渡和小DC偏移。然而，在例
其中，这不成立，直接直流连接是可能的。串行数据输入具有在所示的电路拓扑
图5.参考电压由电阻分压器产生，如图所示。如果输入信号被驱动differen-
tially和直流耦合到所述部分，所述中点的输入信号摆幅的应居中有关此为参考
EnCE的电压和不超过最大允许的幅度（
V
CMI
,
V
IHS
).
对于单端DC耦合
操作，则建议用户提供一个外部参考电压，它具有更好的温度
和电源噪声抑制比的片电阻分压器。外部基准应具有的标称
等效于DC耦合信号的共模的开关点值，并且可以连接到任何
差分门侧。
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图5 ：高速串行数据输入
芯片边界
V
CC
= 3.3V
Z
O
C
IN
50
C
AC
V
TERM
C
IN
Z
O
50
V
EE
= 0V
C
IN
TYP = 100 pF的
C
AC
（典型值） = 100pF的
耗材
该设备被指定为一个正3.3V电源一个LVPECL设备。如果用户的愿望，
带有负3.3V电源使用该设备在ECL的环境，那么VCC将是地面和VEE会 -
3.3V.
去耦的电源是在保持部件的正常运行的关键因素。这是
建议在V
CC
电源采用一个0.1μF和0.01μF电容并联放置在脱钩
每个V
CC
电源管脚作为靠近封装成为可能。如果房间允许，一个0.001μF电容应
也可放置在平行于上述0.1μF和0.01μF的电容器。推荐电容
低电感陶瓷表面贴装X7R设备。为0.1μF的电容器时，应采用0603包。该
0.01μF和0.001μF电容可以是0603或0403包。
对于低频去耦， 47μF钽低电感SMT上限应撒在
审计委员会的主要的+ 3.3V电源，放置在靠近CLC π型滤波器。
如果设备正在使用中的电致化学发光的环境与-3.3V供电，则所有对解耦引用
V
CC
必须改变到V
EE
和去耦3.3V的所有引用必须改变，以-3.3V 。
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