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数据表
VSC8140
特点
2.48832Gb / s的16位收发器
有针对性的SONET OC- 48 / SDH STM- 16
应用
LVPECL低速接口
片上基于PLL的时钟发生器
高速时钟输出具有掉电
选项
支持奇偶校验的16位并行传输
和接收接口
2.48832Gb / s的16 ： 1 SONET / SDH
收发器，集成时钟发生器
提供设备，设施和斯普利特LOOP-
回模式，以及循环定时模式
信号（ LOS ）丢失检测输入
符合Bellcore抖动性能规格
+ 3.3V单电源
2.25瓦的典型功耗
封装： 128引脚PQFP和208针TBGA
概述
该VSC8140是SONET / SDH兼容收发器用于SONET使用集成的时钟发生器/
SDH系统在一个2.48832Gb / s的数据速率操作。内部时钟发生器采用锁相环
（PLL），乘以任一个77.76MHz或155.52MHz的参考时钟，以提供对2.48832GHz时钟
内部逻辑和重定时输出。 16位并行接口采用了一个板上的FIFO消除
循环提供了一个灵活的并行时序的时序架构设计问题。此外，该装置提供
这两个设施和设备环回模式和两种环路定时模式。该VSC8140工作于3.3V
电源，并在任何一个热增强型128 - PQFP或热增强型208引脚可用
TBGA封装。
VSC8140框图
LOS
POL
RXIN +
RXIN-
RxCLKIN +
RxCLKIN-
Q
电压
将军
输出寄存器
VREFOUT
VREFIN
RXOUT0
RXOUT15
RXPARITYOUT
RXCLK16O+
RXCLK16O-
EQULOOP
CLK128O+
CLK128O-
RXCLKO_FREQSEL
溢流
FIFORESET
TXOUT +
TxOUT-
TXCLKOUT +
TXCLKOUT-
FACLOOP
Q D
DIVIDE
由128
除以
16
除以
2
RXCLKO16_32+
RXCLKO16_32-
PARMODE
TXCLK16I+
TXCLK16I-
输入寄存器
TXIN0
写
指针
FIFO
CNTRL
16x5 FIFO
TXIN15
TXPARITYIN
读
指针
除以
16
TXCLK16O+
TXCLK16O-
LPTIMCLK +
LPTIMCLK-
LOOPTIM0
2.48832GHz
PLL
PARERR
REFCLK +
REFCLK-
LOOPTIM1
REF_FREQSEL
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功能说明
发射低速接口
上游设备应使用TXCLK16O作为定时源，其最终输出锁存器（参见图
1） 。然后在上游设备应生成TXCLK16I即相位对齐的数据。该VSC8140
将锁存TXIN [15：0 ]
±
上TXCLK16I +的上升沿。的数据必须满足建立和保持时间与
对于TXCLK16I （见表1） 。
在VSC8140内的FIFO存在难以消除系统循环时间的问题。一旦PLL具有
锁定到基准时钟，复位必须保持低了至少5 CLK16的周期来初始化
FIFO ，然后重置应设置高，保持不变，连续FIFO操作。对于透明
操作（无FIFO ） ，只需按住RESET在一个恒定的低状态的模式（参见图2 ） 。
使用一个FIFO的允许系统设计者容忍延迟的任意量之间
TXCLK16O和TXCLK16I 。一旦复位断言和FIFO初始化， TXCLK16O之间的延迟
和TXCLK16I可以减少或增加最多的低速时钟（ 6.4ns ）的一个周期。如若这种延迟漂移
超过一个周期中，写指针和读指针可以指向相同的字在FIFO ，造成
损失传输的数据（一个FIFO溢出）。在一个FIFO溢出，有源低溢出的情况下显
纳尔被断言（最少5 TXCLK16I周期），其可被用于从一个开始的复位信号
外部控制器。
该TXCLK16O
±
输出驱动器是一个LVPECL输出驱动器设计用于驱动50Ω传输线。该
传输线可以被直流端接一个分裂端终止方案（参见图3） ，或直流终止
50Ω到V
CC
-2V在每行上（参见图4） 。在任何时间，相当于分割端终止技术可以
取代了传统的50Ω到V
CC
-2V在每一行。交流耦合可以通过许多甲来实现
消耗臭氧层物质。图5示出了AC耦合方法的场合时，下游设备提供偏置
点为交流耦合。
图1 ：低速系统接口
溢流
16 ×5 FIFO
TXCLK16I
写
16
TXCLK16O
读
REFCLK
2.48832GHz
PLL
DIV 16
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图2 ：启用FIFO操作
PLL被锁定到参考时钟。
最低5 CLK16周期
FIFO模式操作
透明模式操作
RESET
保持复位“低”为最小5 CLK16周期，然后在设置为“高”启用FIFO操作。
持RESET不断地“低”绕过FIFO为透明模式运行。
图3 ：低速LVPECL RXCLK16O ， RXCLK16_32O ， TXCLK16O输出的直流端接
VSC8140
V
分结束等效终端为Z
O
到V
TERM
CC
R1 = 125Ω R2 = 83Ω ，Z
O
=50, V
TERM
= V
CC
-2V
Z
o
R1
R1
下游
Z
o
R1 || R2 = Z
O
V
CC
R2 + V
EE
R1
R1+R2
= V
TERM
R2
V
EE
R2
图4 ：低速LVPECL RXCLK16O ， RXCLK16_32O ， TXCLK16O输出的直流端接
下游
VSC8140
Z
o
R1 =50
V
CC
-2V
R1 =50
V
CC
-2V
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图5 ： AC端接低速LVPECL RXCLK16O ， RXCLK16_32O ， TXCLK16O产出
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Z
o
Z
o
50
50
100nF
下游
偏置点
产生
国内
100nF
V
CC
-2V
接收器低速接口
解复用的串行数据流是由一个16位的单端LVPECL接口提供
RXOUT [ 15 ： 0 ]伴随差分LVPECL除以16个时钟RXCLK16O
±
和可选择
LVPECL除以16或-32时钟RXCLK16_32O
±
.
RXCLKO_FREQSEL用于选择RXCLK16_32O
±
。 RXCLKO_FREQSEL =“0”候
RXCLK16_32O ±为77.76MHz ， RXCLKO_FREQSEL输出=“1 ”表示RXCLK16_32O ±作为输出
155.52MHz.
该RXCLK16O和RXCLK16_32O输出驱动器设计用于驱动50Ω传输线。该
传输线可以被直流端接一个分裂端终止方案（参见图3） ，或直流终止
50Ω到V
CC
-2V在每行上（参见图4） 。交流耦合可以通过许多方法来实现。图5
示出的AC耦合方法时，下游设备提供偏置点的场合
交流耦合。分频- 16输出（ RXCLK16O ）或除以16或-32输出（ RXCLK16_32O ）可以
被用于提供外部looptiming参考时钟（外部滤波用1X REFCLK PLL后）为
在VSC8140的时钟乘法单元。
该RXOUT [ 15 ： 0 ]输出驱动器设计用于驱动50Ω传输线可以是直流termi-
转换后的同裂端终止方案（参见图6） ，或传统的终止方案（参见图7）。
图6 ：低速LVPECL RXOUT的分割式DC终止[ 15 ： 0 ]输出
分结束等效终端为Z
O
到V
TERM
R1 = 125Ω R2 = 83Ω ，Z
O
=50, V
TERM
= V
CC
-2V
V
CC
R1 = 125
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Z
o
R1 || R2 = Z
o
V
CC
R2 + V
EE
R1
R1+R2
= V
TERM
R2 = 83
V
EE
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图7 ：低速LVPECL RXOUT传统DC终止[ 15 ： 0 ]输出
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Z
o
R1 =50
V
CC
-2V
该RXOUT [15：0 ]输出驱动器，也可以适当的交流耦合通过许多方法中，如何 -
以往，直流耦合是优选的，因为在16位没有保证的各个位转换密度的
字。图8示出了AC耦合方法的场合时，下游设备提供
偏置点为交流耦合。图9示出的AC耦合方法的场合偏置点时
需要外部产生。在图9中的电阻值被选择，以产生1.98V的偏置点，
中点为LVPECL V
OH
和V
OL
指定为VSC8140 。电阻值应该被选择为
产生必要的偏置点为下游设备。
图8 ： AC终止低速LVPECL RXOUT [15 ： 0 ]输出
VSC8140
Z
o
100nF
R1 = 50
V
CC
-2V
下游
偏置点
产生
国内
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