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初步数据表

VSC8132

特点

2.488Gb / s的1:32解复用器

SONET STS -48 / SDH STM- 16

HSPECL差分串行数据和时钟

输入

32位TTL与奇并行数据输出/

偶校验

帧同步检测

2.488Gb / s的1点32分的SONET / SDH多路分离器

77.76 ， 51.84和38.88MHz TTL时钟输出

3.3V单电源供电

对时钟闹钟损失

数据丢失报警

2.05W最大功率耗散

128引脚PQFP封装

概述

该VSC8132解复用一个2.488Gb / s的HSPECL串行输入数据流（DI +）以32位宽，TTL

77.76Mb / s的并行数据输出端D [ 31：0]用于SONET / SDH应用。一个2.488GHz HSPECL输入时钟

（ CLKI + ）用于计算输入的数据和3的TTL时钟输出，在77.76MHz ， 51.84MHz的频率

和38.88MHz ，产生了上游设备（ DATACLK78 ， CLK51 ， CLK38 ）。奇或偶校验是per-

形成在通过TTL奇偶选择输入（ PARSEL ），和一个TTL校验输出输入的高速数据

（奇偶校验）被设置以指示输入数据的奇偶校验。帧检测对传入的数据经由控制

帧检测禁止（ OOFN ）和复位（ RESET ）， TTL输入。帧检测显示器的输入数据

蒸汽和屏幕2位A1字节出的8位和2位A2字节的列的8个位。当帧

检测时，同步TTL输出（SYNC）将被设置。报警指示灯用于监控

时钟与TTL兼容控制输入（ ALMRESET ）和输出数据（ DTALARM的活动，

CKALARM ）。

只有一个单一的3.3V电源所需的设备操作。该VSC8132打包在一个热敏

马利增强型128引脚， 14x20x2mm PQFP封装。

VSC8132框图

OOFN

RESET

PARSEL

取景

和

奇偶

DATA [ 3：0]

SYNC

奇偶

DI +

DIA

CLKI +

CLKI-

DTALARM

警报

ALMRESET

CKALARM

DATACLK78

1:32

解复用

时钟

GENERATION

CLK51

CLK38

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功能说明

高速时钟和数据接口

传入的高速数据和高速时钟由高速输入DI +和CLKI +被接收。

该输入在内部偏置，以适应交流耦合。

数据和时钟输入内部有一个中心抽头的电阻器网络。对于差

输入直流耦合，网络端接到相应的终止电压，

TERM

提供50

TERM

终止双方真实和补充投入。对于差分输入AC耦合，网络是三 -

要及时停止

TERM

通过隔直电容。

在大多数情况下，这些输入端将具有高转变密度和小的直流偏移。然而，在例

其中，这不成立，直接直流连接是可能的。所有串行数据和时钟输入具有相同的电路

拓扑结构如图1所示。该参考电压是由一个电阻分压器产生，如图所示。如果输入信

纳尔差分驱动和直流耦合到所述部分的中点的输入信号摆幅的应该是岑

羊羔关于这个参考电压和不超过允许的最大振幅。对于单端，直流

耦合操作，建议用户提供一个外部参考电压，它具有更好的

温度和电源噪声抑制比的片电阻分压器。外部参考应

有等同于DC耦合信号的共模的开关点的标称值，并可连

，连接到该差动门的任一侧。

图1 ：高速时钟和数据输入

芯片边界

= 3.3V

1.65V

100nF

1.65V

100nF

TERM

100nF

= 0V

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低速数据接口

该77.76Mb / s的并行数据输出D [ 31 ：0]时钟输出的VSC8132上的时钟下降沿

在77.76MHz输出时钟（ DATA78CLK ）。数据和时钟是TTL电平。该MSB （ D31 ）位是第一

位转换为串行接口。

奇偶选择

奇偶输出位（奇偶校验）的同步输出77.76MHz时钟（ DATA78CLK ）的下降沿。

该位表示的32位数据，连同帧同步位的奇偶性。输出的奇偶性是阻止 -

由奇偶校验选择输入（ PARSEL ）开采。当奇偶校验选择输入为低电平时，输出校验为奇数。当

奇偶选择为高电平时，输出奇偶校验为偶数。奇偶输入和输出为TTL电平。参见图2

对于输出的时序关系。

取景逻辑接口

当一帧检测出现与帧检测抑制输入（ OOFN ）被置为低电平时，帧检测输出

（SYNC ）被设置高的77.76MHz时钟的下降沿和第3组的4 A 2字节的32位

位的数据输出。帧检测机制是抑制当帧检测禁止（ OOFN ）输入设置

HIGH 。帧检测输出和帧检测抑制是TTL电平。

注： 77.76MHz时钟射门一帧期间检测一个时钟周期。错过了这个周期发生1

在同步脉冲之前的时钟周期设为高电平（参见图4）。

作为一个成帧器使用：

步骤1：设置OOFN低

第2步：等待同步脉冲

第三步：当同步脉冲为高电平时，设置OOFN高

芯片复位

芯片复位（ RESET ）会重置帧逻辑，这样不会帧检测桶形移位进行。

因此，如果帧检测抑制输入被设置为高，芯片将作为复位后一个简单的多路分配器。复位

应该被设置为高的高速时钟输入的16个时钟周期。该芯片复位是TTL电平。

报警逻辑接口

时钟（ CKALARM ）和数据（ DTALARM ）报警丢失的损失监视时钟的活动

和数据。报警复位（ ALMRESET ）输入控制报警活动。报警信号的轮询被ini-

通过触发报警复位输入高电平和低电平，然后一次tiated 。要重置两个报警输出，报警

复位时，应切换为高到低两倍。所有的报警逻辑接口信号是TTL电平。

耗材

该VSC8132指定为具有单个正3.3V电源一HSPECL / TTL器件。正常工作

是具有V

= + 3.3V和V

=地面。如果用户希望使用该装置在ECL环境

一个负电源3.3V ，V

将接地和V

将-3.3V 。如果采用V使用

绑-3.3V时， TTL输出

把信号仍然参考V

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去耦的电源是在保持部件的正常运行的关键因素。这是

建议在V

电源使用的是0.1脱钩

F和0.01

F的电容并联放置

每个V

电源管脚作为靠近封装成为可能。如果房证， 0.001

F的电容应

也可放置在平行于0.1

F和0.01

F电容上面提到的。推荐电容

低电感陶瓷表面贴装X7R设备。对于0.1

F的电容，应使用一0603包。该

0.01

F和0.001

F电容器可以是0603或0402的包。

对于低频去耦， 47

？F的钽，低电感SMT帽应撒在

审计委员会的主要的+ 3.3V电源，放置在靠近CLC π型滤波器。

如果该设备正在使用中的ECL环境具有-3.3V电源，去耦V的所有引用

必须改变到V

和去耦3.3V的所有引用必须改变，以-3.3V 。

AC特性

图2 ：输出时序

PD1

PD2

78MHz的CLK

78MHz的数据

同步脉冲

奇偶

图3 ：数据输出时序

SERSU

DI +

差分串行数据输入

SERHO

最低位

时间

CLKI +

差分时钟输入

D31

最高位

注：收到第一个31位（ MSB ），位0 （ LSB ）是最后接收。

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错过了时钟

脉冲

(1)

CLK78 （出）

(1)

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图4 ：帧序列

大约<110μs

SYNC脉冲（输出）

OOFN （中）

（异步）

设置为高，不到110μs

之后， SYNC变为高电平

注：（ 1 ）没有丢失时钟脉冲CLK78时， VSC8132是作为一个愚蠢的解复用。

一旦框架出现的OOFN被设置为高，会发生没有帧，直到

OOFN再次被设置为低。该VSC8132将保持与SONET帧框架。

表1 ：交流特性

参数

DATApd

CLKRpd

CLKFpd

DEDGE

CLKEDGE

CONEDGE

SERSU

SERHO

最大

CLK38Rpd

CLK38Fpd

CLK51Rpd

CLK51Fpd

PD1

, t

PD2

描述

数据有效从77.76MHz的下降沿

高速时钟上升沿到77.76MHz

时钟上升沿

高速时钟上升沿到77.76MHz

时钟的下降沿

D [ 0:31 ]边沿速率（ 10 ％ -90 ％）

77.76 ， 51.84 ， 38.88MHz的边沿速率（ 10 ％ -90 ％）

控制信号（ SYNC ，奇偶校验， DTALARM ，

和CKALARM ）边沿速率（ 10 ％ -90 ％）

对于DI +建立时间的下降沿

CLKI +

DI +保持时间相对于下降沿

CLKI +

解复用输入最大时钟频率

高速时钟的上升沿到38.88MHz

时钟上升缘。

高速时钟的上升沿到38.88MHz

时钟的下降沿

高速时钟的上升沿到51.84MHz

时钟上升沿

高速时钟的上升沿到51.84MHz

时钟的下降沿

数据无效的窗口

民

230

2.5

2.3

100

2.0

0, 230

典型值

最大

1250

8.0

7.1

2.0

2.9

6.3

5.9

6.0

5.9

0, 1250

单位

GHz的

条件

外部负载= 5pF的

见图3

外部负载= 5pF的

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