Vitesse公司
半导体公司
STS - 12 / STS - 3多速率
时钟和数据恢复单元
目标特定网络阳离子
VSC8115
功能说明
该VSC8115包含，使用环路滤波器1的芯片上的PLL ，包括相位/频率检测器的
外部电容器，基于LC的电压控制振荡器（VCO） ，和一个可编程分频器。
相位/频率检测器比较所述压控振荡器的输出和外部之间的相位关系
19.44MHz的LVTTL参考时钟进行粗调整到VCO块，使得其输出被内保持
+参考时钟为500ppm 。使用参考时钟的上电时最大限度地减少了PLL锁定时间和
提供了在不存在的串行输入数据的稳定的输出时钟源。相位/频率检测器的COM也
剥VCO输出和串行数据输入之间的相位关系，以使微调到
VCO模块。环路滤波器的相位检测器输出为平滑的直流电压转换。这个直流电压是
用作输入到VCO块的输出频率是输入电压的函数。可编程
分频器向下转换的压控振荡器的输出信号，并提供了两种操作模式： 622.08Mb / s的
模式，如果STS12为高电平，或155.52Mb / s模式，如果STS12为LOW 。
锁定检测
该VSC8115设有锁定检测的PLL 。锁定检测（ LOCKDET ）输出变为高电平，
表明该PLL被锁定到所述串行数据输入端和有效的数据和时钟是存在于高速
差分输出。如果LOCKDET输出为低电平，则要么PLL被强制锁定至REFCLK输入或
该VCO已经游离于本地参考时钟超过500ppm 。
信号检测
该VSC8115具有信号检测（SD）输入和锁定至参考（ LOCKREFN ）输入。 SD引脚是
LVPECL的输入，并且LOCKREFN销是一个LVTTL输入。这两个控制引脚用于指示一个损失
的信号状态和它们的部分内连接的，如图1，如果任一个的这两个输入
变低， BYPASS为低电平时， VSC8115将进入的信号（ LOS ）状态的丧失，也将举行
DATAOUT +/-输出逻辑低电平状态。在LOS状态下， VSC8115还将举行输出时钟
CLKOUT +/-键内的REFCLK + 500ppm的。见表1 。
大多数光模块具有信号检测的输出。这个信号检测输出指示存在suffi-
cient光功率，并且它通常是高电平有效。如果信号检测输出的光模块是
LVPECL，它应直接连接到上VSC8115 SD输入，并且LOCKREFN输入需要
绑高。如果信号检测输出是LVTTL ，应当直接连接到LOCKREFN输入
和SD输入需要连接到高电平。
在SD和LOCKREFN输入还可以用于其它应用中，当用户需要按住
CLKOUT +/-输出到内部参考时钟的+ 500ppm的和强制的DATAOUT +/-输出到
逻辑低状态。
PLL旁路操作
旁路引脚是用于在生产测试使用，它应该在正常被设置为逻辑低电平
操作。如果两个旁路和MODE引脚设置为逻辑高电平时， VSC8115将绕过PLL和意志
呈现REFCLK的反相版本的时钟输出CLKOUT的+/- 。该REFCLK的上升沿
用于DATAIN +/-捕获数据，并在DATAOUT传输数据+/- 。这种旁路手术可用于
方便电路板调试过程。
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