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C时

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数据表

VSC7123

特点

802.3z支持千兆以太网兼容

1.25 Gb / s的收发器

ANSI X3T11光纤通道标准

1.0625 Gb / s的收发器

0.98至1.36 Gb / s的全双工操作

用于发送10位TTL接口和

接收数据

10位收发器光纤

通道和千兆以太网

自动锁定到参考

RX电缆均衡

模拟/数字信号检测

JTAG访问端口可测性

+ 3.3V单电源， 650mW的典型

封装： 64引脚10毫米和14毫米PQFP和

10毫米TQFP

概述

该VSC7123是一款全高速光纤通道和千兆以太网收发器，具有业界标准

引脚排列。该VSC7123接受10位的8B / 10B编码的发送数据，锁存它的REFCLK的上升沿

和在一个波特率这是REFCLK 10倍串行化数据到TX PECL差分输出

频率。串行数据输入端上的RX PECL差分输入由时钟恢复单元重新取样

（ CRU）和反序列化到10位接收数据总线同步互补除以20

时钟。该VSC7123接收器检测到“逗号”字符帧对齐。模拟/数字信号

检测电路表示有效的信号出现在RX输入。电缆均衡器补偿

符号间干扰（ISI ），以增加最大电缆距离。该VSC7123是一个更高

性能，更低的成本更换为VSC7125和VSC7135 。

VSC7123框图

R(0:9)

串行

Q并行D

÷10

2:1

RX +

RX-

RCLK

RCLKn

comdet

ENCDET

EWRAP

SigDet

T(0:9)

时钟

恢复

÷20

逗号

检测

信号

检测

并行

串行

TX +

TX-

REFCLK

X10的时钟

乘

未显示： JTAG边界扫描

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性

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通道和千兆以太网

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功能说明

时钟合成器

该VSC7123时钟合成乘以设置在REFCLK引脚10到参考频率

达到0.98GHz和1.36GHz之间的波特率时钟。芯片上的锁相环（ PLL），使用一个单一的

外部0.1

F的电容，以控制环路滤波器。

串行器

该VSC7123接收TTL输入数据作为在T （0 ：9）一个10位并行字符总线，它被锁存到

上REFCLK的上升沿输入寄存器。该数据序列并在TX PECL发送

在一个波特率是REFCLK的频率的10倍，与第一发射比特T0的差分输出。

用户数据应采用8B / 10B块码或等效进行编码。

传输字符界面

经编码的字节是10位且被称为一个传输字符。在10位接口

VSC7123对应于传输的字符。该映射示于图1 。

图1： 8B / 10B字符的传输顺序和制图

并行数据位

8B / 10B位的位置

逗号字符

最后一个数据位传送

第一个数据位传送

时钟恢复

该VSC7123接收差分高速串行输入上的RX + / RX-管脚，提取时钟和

重新定时的数据。均衡器被包括在所述接收器以打开数据眼和补偿符号间

干扰可能存在于接收的数据。串行比特流进行编码，以提供直流

平衡和有限的行程长度由8B / 10B编码方案。该时钟恢复单元是完全

单片式，无需外部元件。对于正确的操作，波特率的数据流是

回收应在200 ppm的10倍的REFCLK频率。例如，千兆位以太网

系统将使用125MHz的振荡器的+ 100ppm的精度造成VSC7123的200 ppm的

对。

解串器

将回收的串行比特流被转换成一个10位的并行输出字符。该VSC7123提供

互补的TTL恢复时钟， RCLK和RCLKN ，它们是1/20

的串口波特率。时钟

通过将走在高速恢复的时钟，这是产生锁相到该串行数据。该

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串行数据被重新定时，反串行化并输出上的R（ 0 ：9）。该并行数据由邻接的被捕获

在RCLK和RCLKN的上升沿协议逻辑。

如果串行输入数据不存在，或者不符合规定的波特率， VSC7123将继续

产生一个恢复的时钟，使下游的逻辑功能继续。在这些情况下，

从它的预期频率由不超过± 1％的RCLK / RCLKN输出频率不同。

字对齐

该VSC7123提供了7位逗号字符识别和数据字对齐。字同步

被认定ENCDET HIGH启用。同步启用后，接收器会检查恢复

串行数据为“逗号”字符的存在。这种模式是“ 0011111XXX ”，其中的前导零

对应于第一比特接收。逗号序列中不包含任何正常的8B / 10B编码数据

字符或对相邻的字符。这种情况只发生在特殊字符，被称为K28.1 ， K28.5和

K28.7 ，其被定义为同步的目的。逗号字符的不正确对齐定义

如以下任一条件：

1）逗号不是10位传输字符内对准，使得R 0 ... R 6 =“ 0011111. ”

2 ）逗号横跨两个10位传输字符之间的边界。

3）逗号正确对齐而发生在接收的过程中的上升沿呈现

RCLK而不是RCLKN 。

当ENCDET为HIGH并且未正确对齐的逗号遇到，所恢复的时钟是

拉伸（从未slivered ），使得逗号字符和恢复时钟正确对齐于R（ 0 ：9）。这

结果在正确的字符和字对齐。当响应于所述并行数据排列变化

正确对齐的逗号模式，该模式将被提出的并行输出口上的某些数据可能

会丢失。另外，第一逗号图案也可能会丢失或损坏。随后的数据将被输出

正确，正确对齐。当ENCDET是低电平时，串行数据的当前取向保持

下去，不管数据模式。

当遇到一个逗号， COMDET驱动为高电平。该COMDET脉冲呈现

同时用逗号字符，并具有持续时间等于一个RCLK周期中的数据，或一半。该

COMDET信号被定时，使得它能够由邻接的协议逻辑被捕获的上升沿

RCLKN 。同步功能的波形在图2和图3给出了图2所示的情况下

当一个逗号字符被检测，并且没有相位的调整是必要的。图2示出的位置

在COMDET脉冲相对于逗号字符在R（ 0 ： 9 ）。图3示出的情况下的K28.5是

检测到，但它未对准，以便在所述输出数据对准的变化是必需的。需要注意的是最多三个

之前的逗号字符的字符可以通过调整过程中损坏。

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图2 ：检测正确对准的逗号字符的

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RCLK

RCLKn

comdet

R(0:9)

K28.5

TCHAR

TCHAR ： 10位传输字符

图3 ：检测

接收到两个连续K28.5 + TCHAR传输字

时钟延长

RCLK

RCLKn

comdet

R(0:9)

可能损坏

K28.5

TCHAR

K28.5

TCHAR

TCHAR ： 10位传输字符

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信号检测

接收器有一个输出， SIGDET ，说明，高电平时，该RX输入包含一个有效的光纤

通道或千兆位以太网信号。一个模拟和三个数字检查相结合的方式来确定

如果输入的信号是否包含有效数据。 SIGDET更新每四个RCLKs 。如果在目前的阶段，

所有四个条件都满足， SIGDET将在未来4 RCLK期高。如果在目前的阶段，

所有的四个标准不能满足， SIGDET将在未来4 RCLK期低。

对输入进行1 ）模拟转换检测，以验证该信号摆幅的足够

幅度。在RX +/-输入缓冲区包含一个差分电压比较器，它会很高，如果

差分峰 - 峰值为200mV下大于400mV的或低中频。如果振幅是

为200mV和400mV的之间，则输出是不确定的。

2）数据上的R（ 0： 9 ）被监控为全零（ 0000000000 ）。如果该模式是在当前过程中遇到的

RCLK区间，该SIGDET输出将在未来四年RCLK期间变为低电平。

3）数据上的R（ 0： 9 ）被监控为全1（ 1111111111 ）。如果该模式是在当前过程中遇到的

RCLK区间，该SIGDET输出将在未来四年RCLK期间变为低电平。

4）数据上的R（ 0 ：9）被监测K28.5- （ 0011111010 ）。不同于以往的模式，间隔期间，

必须发生一个K28.5-是64K + 24的长度为10位的字符。有效的光纤通道或千兆以太网数据

将在任何时期这种长度的包含K28.5-字符。如果在没有检测到K28.5-

监测期间， SIGDET将在今后一个时期变为低电平。

SIGDET的行为由EWRAP和ENCDET影响如表1所示。

表1 ：信号检测行为

EWRAP

ENCDET

comdet

残

启用

残

启用

过渡

检测

启用

所有零/

全一

启用

残

K28.5

存在

启用

残

模式

正常

SIGDET忽略逗号

回滚

环回

注： COMDET ， RCLK ， RCLKN和R（ 0 ： 9 ）不会改变被SIGDET 。

JTAG访问端口

一个JTAG访问端口提供协助板级测试。通过这个端口，大部分引脚可

访问或控制的所有TTL输出可以是三态。的JTAG功能，在这个完整描述

器件提供“ VSC7123 / VSC7133 JTAG访问端口的功能。 ”

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