Vitesse公司
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数据表
VSC6250
特点
高速运转：
1 Gb / s的数据速率
500PS min输出脉冲宽度
750ps最小输入脉冲宽度
优异的综合计时精度：
超稳定的时间延迟
最小模式依赖
非常精细的定时分辨率（ 1 LSB = 8马力）
高集成度减少了电路板面积：
在16独立可调延迟线
单人套餐
可配置为2 1 ： 8或1:16三种
1GB / s的16通道
驱动侧偏移校正IC
宽跨度： > 4ns的使用范围
脉冲宽度调节，补偿
分散在引脚电子：
±瑞星2ns的独立调整和
下降沿
全数字单芯片解决方案：
无灭芯片所需的DAC
从模拟无DAC诱导时序错误
串扰，参考噪声，温度，或
电压漂移
单电源供电： -2V @ 5W
128引脚PQFP ， 14x20mm Thermally-
增强型封装
应用
驱动侧倾斜校正高速存储器
测试人员
直接Rambus DRAM ， SLDRAM ， DDR
SDRAM ，快速SSRAM
高速仪器仪表：脉冲发生器，
时序裕量测试仪的数据链路，接口，
和磁盘驱动器的应用
电信，数据通信和计算机纠偏
概述
该VSC6250是旨在用于下一代高速，高精度的内存测试仪的
设备，如直接Rambus DRAM ， SLDRAM ， DDR SDRAM和快速SSRAM 。
该VSC6250提供超精确计时，让下一代的内存测试仪，实现优异的
总体计时精度。在VSC6250的时序延迟是极其稳定的相对于温度和
电压。专有的电路设计和工艺技术减少图案，数据，频率和占空比
依赖性降到最低。该VSC6250无需外部的DAC ，从而消除了因错误
以DAC参考噪声和模拟串扰和DAC的温度和电压漂移。该VSC6250是可用
能够在一个128引脚PQFP ， 14x20mm热增强型封装。
G52197-0 ，版本4.0
8/19/00
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741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
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1GB / s的16通道
驱动侧偏移校正IC
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VSC6250
VSC6250框图
S
R
输出0
DINA
S
R
输出7
DIN
S
R
输出8
DINB
S
R
输出15
参考
时钟
(250MHz)
稳定性
控制
并行数据接口
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VSC6250
功能说明
1GB / s的16通道
驱动侧偏移校正IC
该VSC6250是1GB / s的16通道驱动器路径偏移校正IC设计的路径纠偏差
在高速存储器测试系统多个DUT之间的延迟。该VSC6250可以用作2 indepen-
凹痕1:8扇出和抗扭斜的部分或作为一个单独的1点16的扇出和纠偏。当两个用1 ： 8相差校正，
输入信号被施加到输入DINA和DINB 。当作为一个单一的1点16偏斜校正用的输入被施加到
输入DIN 。
该VSC6250被设计成与它输出格式化常规500MHz的定时发生器操作
泰德脉冲的VSC6250偏移校正IC 。参见图1，在VSC6250的输入波形是相同的
该呈现给DUT引脚。在存储器测试器，例如一个500MHz的定时发生器集成电路可被设计：
使用一个边缘到输出的单个500MB / s的数据流
使用两个边缘，以输出一个单一的500MB / s的数据流之前，它的补
使用三个边缘，以输出一个单一的数据流，在500MB的/ s的包围它的补
使用两个边输出两个交错的500MB / s的数据流为1GB / s的总带宽。
格式化定时发生器IC内部进行的。定时发生器之间的示例界面
集成电路和偏斜校正示于图1.该结构能够支撑四个不同的数据输出
把选择的，与逻辑格式的相应的设计。
该VSC6250可以处理的数据速率高达1GB / s或脉冲重复率高达2ns的脉冲。时序
图的VSC6250示于图2 。
图1 ： VSC6250接口时序产生器IC
时序产生器
VSC6250
时间设置/数据集
内存
S
R
格式
逻辑
S
R
S
R
图2 ： VSC6250 AC时序图
t
重烧
DINx
t
PWO
DOUTx
t
PDR
t
PDF
t
PWI
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各倾斜校正输出可以单独地进行调整的延迟，以补偿路径差
在一个测试头的DUT之间的长度。的最大延迟时间为7ns的。跨度延迟为5ns 。可用范围是
最低的为4ns
(1)
。分辨率为8马力。以补偿在管脚电子脉冲分散，上升延迟
和下降沿可独立调节。
以确保定时的性能， VSC6250的延迟在每次的每一个时间步长测量在生产
游标。图3示出了测量的VSC6250的输出波形。图3 （ a）示出一个测得的最小
输出脉冲宽度。指定mimimum输出脉冲宽度为500ps ，但该测定显示了操作
下降到300PS 。如图3（b ）示出了8马力的典型定时分辨率。
图3： VSC6250测得的输出波形
一）最低限度的输出脉冲为300ps宽度
8马力（二）典型的定时分辨率
与在相同的空间，以测试每个测试头以上的DUT需要新一代的测试，电路板面积是
关键的设计参数。提供了16抗扭斜道在14mmx20mm热增强型128引脚PQFP
包时， VSC6250消耗双极替代的小于1/2的总的电路板面积。
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32延迟（上升沿和为16个信道下降沿）在VSC6250使用并行编程的
界面。 Verniers由5位地址字选择并通过这两个功能的使能位来控制。每个游标
需要11个位来设置延迟值。
在VSC6250的功耗小于5W从单一-2V供应。
表1 ：工作模式真值表
模式＃
1
2
模式名称
CAL模式
用户模式
CALENN
0
1
模式说明
集的定时延迟与ADR的选择的每个游标[3：0 ]的串行数据
输入。
产生时间延迟在CAL模式数据集。
图4 ： CAL模式时序图
ADR [4：0 ]
CALENN
D[10:0]
最高位
最低位
不在乎
10
9
负载校准寄存器
数据锁存器透明
锁存数据到数据锁存器
延迟测量
1 CAL周期
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