V96BMC
Rev. D的
高性能BURST
DRAM控制器
FOR i960Cx / HX / Jx的
处理器
引脚/软件与早期V96BMC兼容。
直接接口i960Cx / HX / Jx的处理器。
3.3V DRAM接口支持。
实现了与DRAM近SRAM性能。
支持多达DRAM 512MB的。
交错或非交错操作。
支持对称和非对称的阵列。
该V96BMC版本D突发DRAM控制器
是先前V96BMC的增强版本
用改进的时间，并提供专门的
电源和接地轨支持
日益流行的3.3V DRAM模块。
时序参数也改良过的
老版本的设备。
该V96BMC PROVI德DRAM的存取
协议，缓冲信号，数据多路转换器
信号和总线时序的资源要求
与DRAM的工作。通过使用V96BMC ，系统
设计人员可以取代繁琐的设计工作，
昂贵的FPGA和宝贵的电路板空间
withasingle ，高 - 性能， EASI LY
配置的设备。的处理器接口
V96BMC实现的总线协议
i960Cx / HX / Jx的。该引脚的命名规则有
被复制的V96BMC ;简单的线
名称相似的引脚连接在一起，创建接口。
该V96BMC共支持DRAM内存
512Mbytes的子系统的大小。该阵列可以是
软件配置的操作参数。
集成页面缓存管理。
2K字节突发事务支持。
在片外存储器地址多路复用器/驱动器。
两个24位定时器， 8位总线钟表定时器。
高达40MHz的操作。
低成本132引脚PQFP封装。
组织为1或2的叶子的每个32比特。
256Kbit标准内存大小为64Mbit的
设备的支持和8，16，和32位
访问被允许的。该V96BMC需要
利用快速页模式或EDO DRAM的
和行比较逻辑来实现静态RAM
性能使用动态RAM 。控制
需要可选的外部数据通道的信号
B uffe RS /锁存器ES的人sopr OV我去由
V96BMC 。该V96BMC提供一个8位总线
观看计时器来检测，并从访问恢复
到无人居住的内存regions.Two 24位
计数器/定时器可以提供一个外部中断
信号以恒定的频率相对于所述
系统时钟。该V96BMC封装在一个
低成本的132引脚PQFP封装，可
在25 ， 33或40MHz的版本。
本文件包含的产品代码，
引脚，封装机械信息， DC
特性，交流特性为
V96BMC 。详细的功能信息
包含在用户手册中。
i960Cx/Hx/Jx
中央处理器
V96BMC
内存
控制
D
R
A
M
只读存储器
典型用途
VxxxEPC
本地
PCI桥接器
PCI插槽或边缘连接器
PCI
外设
版权所有 1998年， V3半导体公司
V96BMC版D数据手册Rev 3.2
1
V3半导体公司保留更改本产品的规格，恕不另行通知。
V96BMC和V96xPBC是V3半导体公司的商标。所有其他商标均为其各自所有者的财产。
V96BMC Rev.D
V3半导体公司保留权利更改文件，规格，或设备
在不另行通知的功能。请确认您拥有所有的最新副本
敲定一个设计之前的文件。
1.0产品代码
表1 ：产品代码
产品编号
V96BMC-33LP
V96BMC-40LP
处理器
i960Cx/Hx/Jx
i960Cx/Hx/Jx
总线类型
32位复用/
解复用
32位复用/
解复用
包
132引脚PQFP
132引脚PQFP
频率
33MHz
40MHz
2.0引脚说明和引脚
下面的表2列出了V96BMC发现销的类型。表3列出了每个引脚上的功能
该V96BMC 。表4列出了由销针数。图1给出了其引脚为132引脚PQFP
包和图2示出了封装的机械尺寸。
表2 ：引脚类型
PIN TYPE
I / O
12
I
O
12
描述
TTL I / O引脚12 mA输出驱动
TTL输入引脚
TTL输出引脚12 mA输出驱动
TTL输出引脚12 mA输出驱动，可以
配置为5伏或3.3伏的信号，这些
输出可以通过配置为3.3V操作
连接VCC3电源引脚3.3V电源平面
（VCC应始终连接到5V电源） 。 VCC3
也可以连接到5V平面如果5V信号是
所需。
O
12-3
2
V96BMC版D数据手册Rev 3.2
版权所有 1998年， V3半导体公司
V96BMC Rev.D
表3 ：信号说明
内存接口信号
信号
AA[11:0]
AB [11 ：0]的
TYPE
O
12-3
R
a
X
描述
叶片A和B的行和列地址，复用在同一
销。当选择非交错操作，只有地址总线
AA应该被使用。
行地址选通。这些选通指示一个有效的存在
行地址总线上的AA （B）的[11：0 ] 。这些信号是要加以控制的
连接的一个存储器的每个32位的叶。
列地址选通。这些选通锁存从一列地址
AA （B）的[11：0 ] 。它们被分配1 ，以在叶每个字节。
内存写使能。这些都是DRAM写选通。一个是
提供每个叶片，以减少信号的负载。
刷新正在进行。这个输出是多功能信号。信号
名称，因为它出现的逻辑符号，是默认的信号名称。
这个信号给出通知的刷新周期被执行。该
时序导致RAS只有一个周期刷新。该输出还可以
函数作为AUX定时器中断。
RASA [3 ：0]的
RASB [3 ：0]的
CASA [3 ：0]的
CASB [3 ：0]的
MWEA
MWEB
O
12-3
H
O
12-3
O
12-3
H
H
RFS / AUXT
O
12
H
CON组fi guration
信号
HMODE
TYPE
I
R
描述
连接至Vcc （用于i960Cx ）或GND （用于i960Hx / Jx的） 。
缓冲控制信号
信号
TYPE
R
描述
数据发送A和B这些输出的多功能信号。
的信号名称，因为它们出现在逻辑符号，是
默认的信号名称（模式0 ） 。这些输出的目的是为了
控制缓冲器输出使在数据读取事务，并在
效果，控制数据从每个存储器叶多路复用到
在i960Cx / HX / Jx的数据总线。
这些输出模式无关，但是，在该定时
信号改变为不同的操作模式。他们控制变压器
父母锁持有期间写入事务传送的数据。
在模式0和1时，锁存器的控制按照CAS的用于定时
每个叶，而在模式2和3的LEA和LEB的定时是
缩短到1/2个时钟周期。
本地总线接口
TXA
TXB
O
12
H
LEA
LEB
O
12
L
版权所有 1998年， V3半导体公司
V96BMC版D数据手册Rev 3.2
3
V96BMC Rev.D
表3 ：信号说明（续）
信号
A[31:2]
TYPE
I
R
本地地址总线。
地址锁存使能：控制一组在透明锁存器
地址总线。当置为高电平时，地址输入流经
闩锁。当ALE为低电平时，内部地址保持之前
值。用i960Cx / HX处理器ALE通常不使用与
有一个内部上拉电阻将保持较高的时候没有CON组
已连接（提供与早期版本的向后兼容性针） 。
数据/代码。
局部总线字节写使能。
读/写。
Z
局部总线的数据做好了准备。
置位为低，以指示一个总线周期的开始
数据使能。该输入是通过总线实时定时器来监控
检测到总线访问没有返回就绪。
显示管理员模式。需要访问配置稳压
存器。
最后破灭。
Z
H
H
突发终止。 （该信号需要一个标称上拉电阻使
该信号无效时， RESET变为无效）
总线超时错误。
当地的中断请求。此信号被置位时， 24位
计数器达到终端计数和中断输出功能。五月
被编程为脉冲或电平操作。
本地总线复位信号。
本地总线时钟。
这些输入选择地址的配置寄存器的偏移量。
电源和接地信号
信号
VCC
Vcc3
GND
TYPE
-
-
-
R
描述
电源线用于为5V VCC电源平面外部连接
POWER的DRAM控制输出。可以连接到3.3V或5V 。
用于向GND层外部连接地线。
描述
ALE
I
D / C
BE [3：0 ]
W / R
准备
ADS
DEN
SUP
BLAST
BTERM
BERR
INT
RESET
PCLK
编号[2：0 ]
I
I
I
O
12
I
I
I
I
O
12
O
12
O
12
I
I
I
a.
R
表示在复位状态。
4
V96BMC版D数据手册Rev 3.2
版权所有 1998年， V3半导体公司
V96BMC
Rev. D的
高性能BURST
DRAM控制器
FOR i960Cx / HX / Jx的
处理器
引脚/软件与早期V96BMC兼容。
直接接口i960Cx / HX / Jx的处理器。
3.3V DRAM接口支持。
实现了与DRAM近SRAM性能。
支持多达DRAM 512MB的。
交错或非交错操作。
支持对称和非对称的阵列。
该V96BMC版本D突发DRAM控制器
是先前V96BMC的增强版本
用改进的时间，并提供专门的
电源和接地轨支持
日益流行的3.3V DRAM模块。
时序参数也改良过的
老版本的设备。
该V96BMC PROVI德DRAM的存取
协议，缓冲信号，数据多路转换器
信号和总线时序的资源要求
与DRAM的工作。通过使用V96BMC ，系统
设计人员可以取代繁琐的设计工作，
昂贵的FPGA和宝贵的电路板空间
withasingle ，高 - 性能， EASI LY
配置的设备。的处理器接口
V96BMC实现的总线协议
i960Cx / HX / Jx的。该引脚的命名规则有
被复制的V96BMC ;简单的线
名称相似的引脚连接在一起，创建接口。
该V96BMC共支持DRAM内存
512Mbytes的子系统的大小。该阵列可以是
软件配置的操作参数。
集成页面缓存管理。
2K字节突发事务支持。
在片外存储器地址多路复用器/驱动器。
两个24位定时器， 8位总线钟表定时器。
高达40MHz的操作。
低成本132引脚PQFP封装。
组织为1或2的叶子的每个32比特。
256Kbit标准内存大小为64Mbit的
设备的支持和8，16，和32位
访问被允许的。该V96BMC需要
利用快速页模式或EDO DRAM的
和行比较逻辑来实现静态RAM
性能使用动态RAM 。控制
需要可选的外部数据通道的信号
B uffe RS /锁存器ES的人sopr OV我去由
V96BMC 。该V96BMC提供一个8位总线
观看计时器来检测，并从访问恢复
到无人居住的内存regions.Two 24位
计数器/定时器可以提供一个外部中断
信号以恒定的频率相对于所述
系统时钟。该V96BMC封装在一个
低成本的132引脚PQFP封装，可
在25 ， 33或40MHz的版本。
本文件包含的产品代码，
引脚，封装机械信息， DC
特性，交流特性为
V96BMC 。详细的功能信息
包含在用户手册中。
i960Cx/Hx/Jx
中央处理器
V96BMC
内存
控制
D
R
A
M
只读存储器
典型用途
VxxxEPC
本地
PCI桥接器
PCI插槽或边缘连接器
PCI
外设
版权所有 1998年， V3半导体公司
V96BMC版D数据手册Rev 3.2
1
V3半导体公司保留更改本产品的规格，恕不另行通知。
V96BMC和V96xPBC是V3半导体公司的商标。所有其他商标均为其各自所有者的财产。
V96BMC Rev.D
V3半导体公司保留权利更改文件，规格，或设备
在不另行通知的功能。请确认您拥有所有的最新副本
敲定一个设计之前的文件。
1.0产品代码
表1 ：产品代码
产品编号
V96BMC-33LP
V96BMC-40LP
处理器
i960Cx/Hx/Jx
i960Cx/Hx/Jx
总线类型
32位复用/
解复用
32位复用/
解复用
包
132引脚PQFP
132引脚PQFP
频率
33MHz
40MHz
2.0引脚说明和引脚
下面的表2列出了V96BMC发现销的类型。表3列出了每个引脚上的功能
该V96BMC 。表4列出了由销针数。图1给出了其引脚为132引脚PQFP
包和图2示出了封装的机械尺寸。
表2 ：引脚类型
PIN TYPE
I / O
12
I
O
12
描述
TTL I / O引脚12 mA输出驱动
TTL输入引脚
TTL输出引脚12 mA输出驱动
TTL输出引脚12 mA输出驱动，可以
配置为5伏或3.3伏的信号，这些
输出可以通过配置为3.3V操作
连接VCC3电源引脚3.3V电源平面
（VCC应始终连接到5V电源） 。 VCC3
也可以连接到5V平面如果5V信号是
所需。
O
12-3
2
V96BMC版D数据手册Rev 3.2
版权所有 1998年， V3半导体公司
V96BMC Rev.D
表3 ：信号说明
内存接口信号
信号
AA[11:0]
AB [11 ：0]的
TYPE
O
12-3
R
a
X
描述
叶片A和B的行和列地址，复用在同一
销。当选择非交错操作，只有地址总线
AA应该被使用。
行地址选通。这些选通指示一个有效的存在
行地址总线上的AA （B）的[11：0 ] 。这些信号是要加以控制的
连接的一个存储器的每个32位的叶。
列地址选通。这些选通锁存从一列地址
AA （B）的[11：0 ] 。它们被分配1 ，以在叶每个字节。
内存写使能。这些都是DRAM写选通。一个是
提供每个叶片，以减少信号的负载。
刷新正在进行。这个输出是多功能信号。信号
名称，因为它出现的逻辑符号，是默认的信号名称。
这个信号给出通知的刷新周期被执行。该
时序导致RAS只有一个周期刷新。该输出还可以
函数作为AUX定时器中断。
RASA [3 ：0]的
RASB [3 ：0]的
CASA [3 ：0]的
CASB [3 ：0]的
MWEA
MWEB
O
12-3
H
O
12-3
O
12-3
H
H
RFS / AUXT
O
12
H
CON组fi guration
信号
HMODE
TYPE
I
R
描述
连接至Vcc （用于i960Cx ）或GND （用于i960Hx / Jx的） 。
缓冲控制信号
信号
TYPE
R
描述
数据发送A和B这些输出的多功能信号。
的信号名称，因为它们出现在逻辑符号，是
默认的信号名称（模式0 ） 。这些输出的目的是为了
控制缓冲器输出使在数据读取事务，并在
效果，控制数据从每个存储器叶多路复用到
在i960Cx / HX / Jx的数据总线。
这些输出模式无关，但是，在该定时
信号改变为不同的操作模式。他们控制变压器
父母锁持有期间写入事务传送的数据。
在模式0和1时，锁存器的控制按照CAS的用于定时
每个叶，而在模式2和3的LEA和LEB的定时是
缩短到1/2个时钟周期。
本地总线接口
TXA
TXB
O
12
H
LEA
LEB
O
12
L
版权所有 1998年， V3半导体公司
V96BMC版D数据手册Rev 3.2
3
V96BMC Rev.D
表3 ：信号说明（续）
信号
A[31:2]
TYPE
I
R
本地地址总线。
地址锁存使能：控制一组在透明锁存器
地址总线。当置为高电平时，地址输入流经
闩锁。当ALE为低电平时，内部地址保持之前
值。用i960Cx / HX处理器ALE通常不使用与
有一个内部上拉电阻将保持较高的时候没有CON组
已连接（提供与早期版本的向后兼容性针） 。
数据/代码。
局部总线字节写使能。
读/写。
Z
局部总线的数据做好了准备。
置位为低，以指示一个总线周期的开始
数据使能。该输入是通过总线实时定时器来监控
检测到总线访问没有返回就绪。
显示管理员模式。需要访问配置稳压
存器。
最后破灭。
Z
H
H
突发终止。 （该信号需要一个标称上拉电阻使
该信号无效时， RESET变为无效）
总线超时错误。
当地的中断请求。此信号被置位时， 24位
计数器达到终端计数和中断输出功能。五月
被编程为脉冲或电平操作。
本地总线复位信号。
本地总线时钟。
这些输入选择地址的配置寄存器的偏移量。
电源和接地信号
信号
VCC
Vcc3
GND
TYPE
-
-
-
R
描述
电源线用于为5V VCC电源平面外部连接
POWER的DRAM控制输出。可以连接到3.3V或5V 。
用于向GND层外部连接地线。
描述
ALE
I
D / C
BE [3：0 ]
W / R
准备
ADS
DEN
SUP
BLAST
BTERM
BERR
INT
RESET
PCLK
编号[2：0 ]
I
I
I
O
12
I
I
I
I
O
12
O
12
O
12
I
I
I
a.
R
表示在复位状态。
4
V96BMC版D数据手册Rev 3.2
版权所有 1998年， V3半导体公司
V96BMC
Rev. D的
高性能BURST
DRAM控制器
FOR i960Cx / HX / Jx的
处理器
引脚/软件与早期V96BMC兼容。
直接接口i960Cx / HX / Jx的处理器。
3.3V DRAM接口支持。
实现了与DRAM近SRAM性能。
支持多达DRAM 512MB的。
交错或非交错操作。
支持对称和非对称的阵列。
该V96BMC版本D突发DRAM控制器
是先前V96BMC的增强版本
用改进的时间，并提供专门的
电源和接地轨支持
日益流行的3.3V DRAM模块。
时序参数也改良过的
老版本的设备。
该V96BMC PROVI德DRAM的存取
协议，缓冲信号，数据多路转换器
信号和总线时序的资源要求
与DRAM的工作。通过使用V96BMC ，系统
设计人员可以取代繁琐的设计工作，
昂贵的FPGA和宝贵的电路板空间
withasingle ，高 - 性能， EASI LY
配置的设备。的处理器接口
V96BMC实现的总线协议
i960Cx / HX / Jx的。该引脚的命名规则有
被复制的V96BMC ;简单的线
名称相似的引脚连接在一起，创建接口。
该V96BMC共支持DRAM内存
512Mbytes的子系统的大小。该阵列可以是
软件配置的操作参数。
集成页面缓存管理。
2K字节突发事务支持。
在片外存储器地址多路复用器/驱动器。
两个24位定时器， 8位总线钟表定时器。
高达40MHz的操作。
低成本132引脚PQFP封装。
组织为1或2的叶子的每个32比特。
256Kbit标准内存大小为64Mbit的
设备的支持和8，16，和32位
访问被允许的。该V96BMC需要
利用快速页模式或EDO DRAM的
和行比较逻辑来实现静态RAM
性能使用动态RAM 。控制
需要可选的外部数据通道的信号
B uffe RS /锁存器ES的人sopr OV我去由
V96BMC 。该V96BMC提供一个8位总线
观看计时器来检测，并从访问恢复
到无人居住的内存regions.Two 24位
计数器/定时器可以提供一个外部中断
信号以恒定的频率相对于所述
系统时钟。该V96BMC封装在一个
低成本的132引脚PQFP封装，可
在25 ， 33或40MHz的版本。
本文件包含的产品代码，
引脚，封装机械信息， DC
特性，交流特性为
V96BMC 。详细的功能信息
包含在用户手册中。
i960Cx/Hx/Jx
中央处理器
V96BMC
内存
控制
D
R
A
M
只读存储器
典型用途
VxxxEPC
本地
PCI桥接器
PCI插槽或边缘连接器
PCI
外设
版权所有 1998年， V3半导体公司
V96BMC版D数据手册Rev 3.2
1
V3半导体公司保留更改本产品的规格，恕不另行通知。
V96BMC和V96xPBC是V3半导体公司的商标。所有其他商标均为其各自所有者的财产。
V96BMC Rev.D
V3半导体公司保留权利更改文件，规格，或设备
在不另行通知的功能。请确认您拥有所有的最新副本
敲定一个设计之前的文件。
1.0产品代码
表1 ：产品代码
产品编号
V96BMC-33LP
V96BMC-40LP
处理器
i960Cx/Hx/Jx
i960Cx/Hx/Jx
总线类型
32位复用/
解复用
32位复用/
解复用
包
132引脚PQFP
132引脚PQFP
频率
33MHz
40MHz
2.0引脚说明和引脚
下面的表2列出了V96BMC发现销的类型。表3列出了每个引脚上的功能
该V96BMC 。表4列出了由销针数。图1给出了其引脚为132引脚PQFP
包和图2示出了封装的机械尺寸。
表2 ：引脚类型
PIN TYPE
I / O
12
I
O
12
描述
TTL I / O引脚12 mA输出驱动
TTL输入引脚
TTL输出引脚12 mA输出驱动
TTL输出引脚12 mA输出驱动，可以
配置为5伏或3.3伏的信号，这些
输出可以通过配置为3.3V操作
连接VCC3电源引脚3.3V电源平面
（VCC应始终连接到5V电源） 。 VCC3
也可以连接到5V平面如果5V信号是
所需。
O
12-3
2
V96BMC版D数据手册Rev 3.2
版权所有 1998年， V3半导体公司
V96BMC Rev.D
表3 ：信号说明
内存接口信号
信号
AA[11:0]
AB [11 ：0]的
TYPE
O
12-3
R
a
X
描述
叶片A和B的行和列地址，复用在同一
销。当选择非交错操作，只有地址总线
AA应该被使用。
行地址选通。这些选通指示一个有效的存在
行地址总线上的AA （B）的[11：0 ] 。这些信号是要加以控制的
连接的一个存储器的每个32位的叶。
列地址选通。这些选通锁存从一列地址
AA （B）的[11：0 ] 。它们被分配1 ，以在叶每个字节。
内存写使能。这些都是DRAM写选通。一个是
提供每个叶片，以减少信号的负载。
刷新正在进行。这个输出是多功能信号。信号
名称，因为它出现的逻辑符号，是默认的信号名称。
这个信号给出通知的刷新周期被执行。该
时序导致RAS只有一个周期刷新。该输出还可以
函数作为AUX定时器中断。
RASA [3 ：0]的
RASB [3 ：0]的
CASA [3 ：0]的
CASB [3 ：0]的
MWEA
MWEB
O
12-3
H
O
12-3
O
12-3
H
H
RFS / AUXT
O
12
H
CON组fi guration
信号
HMODE
TYPE
I
R
描述
连接至Vcc （用于i960Cx ）或GND （用于i960Hx / Jx的） 。
缓冲控制信号
信号
TYPE
R
描述
数据发送A和B这些输出的多功能信号。
的信号名称，因为它们出现在逻辑符号，是
默认的信号名称（模式0 ） 。这些输出的目的是为了
控制缓冲器输出使在数据读取事务，并在
效果，控制数据从每个存储器叶多路复用到
在i960Cx / HX / Jx的数据总线。
这些输出模式无关，但是，在该定时
信号改变为不同的操作模式。他们控制变压器
父母锁持有期间写入事务传送的数据。
在模式0和1时，锁存器的控制按照CAS的用于定时
每个叶，而在模式2和3的LEA和LEB的定时是
缩短到1/2个时钟周期。
本地总线接口
TXA
TXB
O
12
H
LEA
LEB
O
12
L
版权所有 1998年， V3半导体公司
V96BMC版D数据手册Rev 3.2
3
V96BMC Rev.D
表3 ：信号说明（续）
信号
A[31:2]
TYPE
I
R
本地地址总线。
地址锁存使能：控制一组在透明锁存器
地址总线。当置为高电平时，地址输入流经
闩锁。当ALE为低电平时，内部地址保持之前
值。用i960Cx / HX处理器ALE通常不使用与
有一个内部上拉电阻将保持较高的时候没有CON组
已连接（提供与早期版本的向后兼容性针） 。
数据/代码。
局部总线字节写使能。
读/写。
Z
局部总线的数据做好了准备。
置位为低，以指示一个总线周期的开始
数据使能。该输入是通过总线实时定时器来监控
检测到总线访问没有返回就绪。
显示管理员模式。需要访问配置稳压
存器。
最后破灭。
Z
H
H
突发终止。 （该信号需要一个标称上拉电阻使
该信号无效时， RESET变为无效）
总线超时错误。
当地的中断请求。此信号被置位时， 24位
计数器达到终端计数和中断输出功能。五月
被编程为脉冲或电平操作。
本地总线复位信号。
本地总线时钟。
这些输入选择地址的配置寄存器的偏移量。
电源和接地信号
信号
VCC
Vcc3
GND
TYPE
-
-
-
R
描述
电源线用于为5V VCC电源平面外部连接
POWER的DRAM控制输出。可以连接到3.3V或5V 。
用于向GND层外部连接地线。
描述
ALE
I
D / C
BE [3：0 ]
W / R
准备
ADS
DEN
SUP
BLAST
BTERM
BERR
INT
RESET
PCLK
编号[2：0 ]
I
I
I
O
12
I
I
I
I
O
12
O
12
O
12
I
I
I
a.
R
表示在复位状态。
4
V96BMC版D数据手册Rev 3.2
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