V827332U04S
2.5伏32M X 72高性能
户籍ECC DDR SDRAM内存
初步
16Mx8
16Mx8
16Mx8
16Mx8
16Mx8
16Mx8
16Mx8
REG
PLL
REG
V827332U04S修订版1.2 2002年3月
1
16Mx8
16Mx8
CILETIV LESO M
特点
■
184针脚注册33554432 X 72位
组织DDR SDRAM模块
■
采用了高性能的16M ×8 DDR
SDRAM在TSOPII -66封装
■
单+ 2.5V （ ± 0.2V ）电源
■
可编程CAS延迟，突发长度和
裹顺序（顺序&交错）
■
自动刷新（ CBR）和自刷新
■
所有输入，输出是SSTL- 2兼容
■
4096刷新周期每64毫秒
■
串行存在检测（ SPD ）
■
DDR SDRAM性能
组件中使用
t
CK
t
AC
时钟频率
（ MAX 。 ）
时钟存取时间
CAS延时= 2.5
描述
该V827332U04S内存模块组织
33554432 X 72位184针内存模块。
在32M X 72内存模块使用18 Mosel-
华智16M ×8 DDR SDRAM 。在X72模块
非常适用于高性能计算机系统中使用
其中，增加的内存密度和快速访问
时间是必需的。
-7
143
-75
133
-8
125
单位
兆赫
（ PC266A ） （ PC266B ） （ PC200 ）
7
7.5
8
ns
模块速度
A1
B0
B1
PC1600 （ 100MHz的@ CL2 ）
PC2100B （ 133MHz的@ CL2.5 ）
PC2100A （ 133MHz的@ CL2 ）
V827332U04S
CILETIV LESO M
产品编号信息
V
茂矽
制成的
8
2
73
32
U 0
4
S
X
T
摹 - XX
速度
A1 （ 100MHZ @ CL2 ）
B0 （ 133MHZ@CL2.5 ）
B1 （ 133MHZ @ CL2 ）
无铅封装
G =金
DDRSDRAM
2.5V
宽度
深度
184 PIN注册
DIMM X8 COMPONENT
刷新
RATE 4K
沙田市地段
4银行
部件
包装， T = TSOP
部件
转级
V827332U04S修订版1.2 2002年3月
2
V827332U04S
CILETIV LESO M
框图
RS1
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
RS0
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
的DQ
DQS4
DM4/DQS13
CS
D0
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
D9
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D4
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
D13
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS5
DM5/DQS14
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS DQS
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D1
D10
D5
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
D14
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQS6
DM6/DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D2
D11
D6
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
D15
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS7
DM7/DQS16
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D3
D12
D7
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS DQS
D16
DQS8
DM8
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D8
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
串行PD
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
D17
V
DDSPD
V
DD
/V
DDQ
SPD
D0 - D17
D0 - D17
VREF
V
SS
V
DDID
CS0
CS1
BA0-BAN
A0-A11
RAS
CAS
CKE0
CKE1
WE
PCK
PCK
D0 - D17
D0 - D17
表带：见注4
BA0 -BAn ： SDRAM的DQ0 - D17
A0 - 一个： SDRAM的D0 - D17
RAS ： SDRAM的D0 - D17
CAS ： SDRAM的DQ0 - D17
CKE ： SDRAM的D0 - D8
CKE ： SDRAM的D9 - D17
WE： SDRAM的D0 - D17
PLL *
CK0,CK0
*每个时钟负载表/接线图线
R
E
G
I
S
T
E
R
RCS0
RCS1
RBA0 - RBAN
RA0 - RA11
RRAS
RCAS
RCKE0
RCKE1
RWE
RESET
注意事项：
1. DQ到I / O接线如图recom-
修补，而是可以改变。
2. DQ / DQS / DM / CKE / S的关系必须
被保持，如图所示。
3. DQ ， DQS ， DM电阻： 22欧姆。
4. VDDID表带连接
（对于存储设备VDD ， VDDQ ） ：
表带OUT （ OPEN ） ： VDD = VDDQ
表带（ VSS ） ： VDD
≠ VDDQ 。
V827332U04S修订版1.2 2002年3月
3
V827332U04S
CILETIV LESO M
引脚配置（正面/背面）
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
前
VREF
DQ0
VSS
DQ1
DQS0
DQ2
VDD
DQ3
NC
NC
VSS
DQ8
DQ9
DQS1
VDDQ
CK1
CK1
VSS
DQ10
DQ11
CKE0
VDDQ
DQ16
DQ17
DQS2
VSS
A9
DQ18
A7
VDDQ
DQ19
针
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
前
A5
DQ24
VSS
DQ25
DQS3
A4
VDD
DQ26
DQ27
A2
VSS
A1
CB0*
CB1*
VDD
DQS8*
A0
CB2*
VSS
CB3*
BA1
按键键
DQ32
VDDQ
DQ33
DQS4
DQ34
VSS
BA0
DQ35
DQ40
针
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
前
VDDQ
WE
DQ41
CAS
VSS
DQS5
DQ42
DQ43
VDD
NC
DQ48
DQ49
VSS
CK2
CK2
VDDQ
DQS6
DQ50
DQ51
VSS
VDDID
DQ56
DQ57
VDD
DQS7
DQ58
DQ59
VSS
NC
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
后
VSS
DQ4
DQ5
VDDQ
DM0
DQ6
DQ7
VSS
NC
NC
A13*
VDDQ
DQ12
DQ13
DM1
VDD
DQ14
DQ15
CKE1
VDDQ
BA2*
DQ20
A12*
VSS
DQ21
A11
DM2
VDD
DQ22
A8
DQ23
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
后
VSS
A6
DQ28
DQ29
VDDQ
DM3
A3
DQ30
VSS
DQ31
CB4*
CB5*
VDDQ
CK0*
CK0*
VSS
DM8*
A10
CB6*
VDDQ
CB7*
按键键
VSS
DQ36
DQ37
VDD
DM4
DQ38
DQ39
VSS
DQ44
针
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
后
RAS
DQ45
VDDQ
CS0
CS1
DM5
VSS
DQ46
DQ47
NC
VDDQ
DQ52
DQ53
NC
VDD
DM6
DQ54
DQ55
VDDQ
NC
DQ60
DQ61
VSS
DM7
DQ62
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
注意事项：
*
这些引脚没有这个模块中使用。
针
引脚说明
电源
的DQ电源
地
基准电源
电源的防雷器
E
2
PROM的地址输入
E
2
PROM时钟
E
2
PROM的数据I / O
VDD识别标志
不要使用
无连接
引脚名称
针
CK1 ， CK1 ， CK2 ， CK2
CS0
CKE0
RAS ， CAS ， WE
A0 ~ A11
BA0 ， BA1
DQ0~DQ63
DQS0~DQS7
DM0~DM7
VDD
引脚说明
差分时钟输入
片选输入
时钟使能输入
赞扬设置输入
地址
银行地址
数据输入/输出
数据选通输入/输出
数据掩码
VDDQ
VSS
VREF
VDDSPD
SA0~SA2
SCL
SDA
VDDID
DU
NC
V827332U04S修订版1.2 2002年3月
4
V827332U04S
CILETIV LESO M
串行存在检测信息
滨排序：
A1 （ PC1600 @ CL2 ）
B0 （ PC2100B @ CL2.5 ）
B1 （ PC2100A @ CL2 ）
功能支持
字节＃
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
十六进制值
A1
B0
80h
08h
07h
0Ch
0Ah
02h
48h
00h
04h
函数来描述
德网络网元＃字节写入串行内存模组制造商
SPD内存设备的总字节＃
基本内存类型
＃行地址在此集会
＃列地址对本次大会
＃模块行的本次大会
本届大会的数据宽度
.........这个数据集的宽度
本次大会的VDDQ和接口标准
在CAS延时DDR SDRAM的周期时间= 2.5
从时钟在CL = 2.5 DDR SDRAM的访问时间
DIMM配置类型（无奇偶校验，奇偶校验， ECC ）
刷新率&类型
初级DDR SDRAM的宽度
错误检查DDR SDRAM的数据宽度
最小时钟延迟背到背随机列
地址
DDR SDRAM器件的属性：支持突发长度
DDR SDRAM器件的属性： ＃银行对每个DDR SDRAM
DDR SDRAM器件的属性： CAS延时支持
DDR SDRAM器件属性： CS延迟
DDR SDRAM器件属性： WE延迟
DDR SDRAM模块属性
A1
B0
128bytes
256bytes
DDR SDRAM
12
10
2银行
72位
-
SSTL 2.5V
B1
B1
8ns
7.5ns
7ns
80h
80h
75h
75h
02h
80h
08h
08h
01h
70h
70h
± 0.8ns ± 0.75ns ± 0.70ns
无奇偶校验， ECC
15.6us &自我刷新
x8
x8
t
CCD
=1CLK
2,4,8
4银行
2,2.5
0CLK
1CLK
注册address&
控制输入和开卡
DLL
+/- 0.2V电压容差
10ns
10ns
7.5ns
16
17
18
19
20
21
0Eh
04h
0Ch
01h
02h
26h
22
23
24
25
26
27
28
DDR SDRAM器件属性：一般
在CL DDR SDRAM的周期时间= 2
从时钟在CL = 2 DDR SDRAM的访问时间
在CL = 1.5 DDR SDRAM的周期时间
从时钟在CL = 1.5 DDR SDRAM的访问时间
最小行预充电时间（ = T
RP
)
最小行激活与行活动的延迟（ = T
RRD
)
00h
A0h
80h
A0h
75h
00h
00h
50h
3Ch
50h
3Ch
48h
38h
75h
75h
± 0.8ns ± 0.75ns ± 0.75ns
-
-
20ns
15ns
-
-
20ns
15ns
-
-
18ns
14ns
V827332U04S修订版1.2 2002年3月
5
QQ：2881677436 复制
