V826664G24S
512 MB 200 -PIN DDR SODIMM UNBUFFERED
2.5伏64M ×64
初步
CILETIV LESO M
特点
■
JEDEC 200针DDR无缓冲小外形，
双列直插式内存模块（ SODIMM ） ;
67108864 ×64位的组织。
■
采用了高性能的32M ×8 DDR
SDRAM在SOC封装
■
单+ 2.5V （ ± 0.2V ）电源
■
可编程CAS延迟，突发长度和
裹顺序（顺序&交错）
■
自动刷新（ CBR）和自刷新
■
所有输入，输出是SSTL- 2兼容
■
8192刷新周期每64毫秒
■
串行存在检测（ SPD ）
■
DDR SDRAM性能
组件中使用
t
CK
t
AC
时钟频率
（ MAX 。 ）
时钟存取时间
CAS延时= 2.5
描述
该V826664G24S内存模块组织
67108864 ×64位的200针脚的内存模块。
在64M ×64的内存模块采用16 Mosel-
华智32M ×8 DDR SDRAM 。在x64模块
非常适用于高性能计算机系统中使用
其中，增加的内存密度和快速访问
时间是必需的。
-6
166
-7
143
-75
133
-8
125
单位
兆赫
（ PC333 ） （ PC266A ） （ PC266B ） （ PC200 ）
6
7
7.5
8
ns
模块速度
A1
B0
B1
C0
PC1600 （ 100MHz的@ CL2 ）
PC2100B （ 133MHz的@ CL2.5 ）
PC2100A （ 133MHz的@ CL2 ）
PC2700 （ 166MHz的@ CL2.5 ）
V826664G24S 1.0版2002年8月
1
V826664G24S
CILETIV LESO M
框图
CS1#
CS0#
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS2
DM2
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS4
DM4
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS6
DM6
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM CS ＃ DQS
DQ
U4
0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U4
1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U3
0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U3
1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQS1
DM1
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM CS ＃ DQS
DQ
U8
0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U8
1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U2
0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U2
1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQS3
DM3
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM CS ＃ DQS
DQ
U7
0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U7
1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U1
0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U1
1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQS5
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM CS ＃ DQS
DQ
U6
0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U6
1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQS7
DM7
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM CS ＃ DQS
DQ
U5
0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS ＃ DQS
DQ
U5
1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
120
BA0 ， BA1
A0-A12
RAS ＃
CAS ＃
CKE0
CKE1
WE＃
BA0 ， BA1 ： DDR SDRAM的U1 -U8
A0 - A12 ： DDR SDRAM的U1 -U8
RAS ＃ ： DDR SDRAM的U1 -U8
CAS ＃ ： DDR SDRAM的U1 -U8
CKE0 ： DDR SDRAM芯片U1
0
-U8
0
CKE1 ： DDR SDRAM芯片U1
1
-U8
1
WE＃ ： DDR SDRAM的U1 -U8
CK2
CK2#
120
CK1
CK1#
CK0
CK0#
120
DDR SDRAM ×8
DDR SDRAM ×8
串行PD
SCL
WP
A0
U20
A1 A2
SDA
V
DDQ
V
DD
V
REF
V
SS
DDR SDRAM的
DDR SDRAM的
DDR SDRAM的
DDR SDRAM的
SA0 SA1 SA2
V826664G24S 1.0版2002年8月
3
V826664G24S
C0 （ PC2700 @ CL2.5 ）
CILETIV LESO M
串行存在检测信息
滨排序：
A1 （ PC1600 @ CL2 ）
B0 （ PC2100B @ CL2.5 ）
B1 （ PC2100A @ CL2 ）
功能支持
字节＃
0
十六进制值
A1
B0
80h
函数来描述
＃定义字节写入串行内存模块manufactur-
er
SPD内存设备的总字节＃
基本内存类型
＃行地址在此集会
＃列地址对本次大会
＃模块行的本次大会
本届大会的数据宽度
.........这个数据集的宽度
本次大会的VDDQ和接口标准
在CAS延时DDR SDRAM的周期时间= 2.5
从时钟在CL = 2.5 DDR SDRAM的访问时间
DIMM配置类型（无奇偶校验，奇偶校验， ECC ）
刷新率&类型
初级DDR SDRAM的宽度
错误检查DDR SDRAM的数据宽度
最小时钟延迟背到背随机列
地址
DDR SDRAM器件的属性：支持突发长度
DDR SDRAM器件的属性： ＃银行对每个DDR SDRAM
DDR SDRAM器件的属性： CAS延时支持
DDR SDRAM器件属性： CS延迟
DDR SDRAM器件属性： WE延迟
DDR SDRAM模块属性
A1
B0
B1
C0
B1
C0
128bytes
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
256bytes
DDR SDRAM
13
10
2银行
64位
-
SSTL 2.5V
8ns
7.5ns
7ns
6ns
80h
80h
75h
75h
08h
07h
0Dh
0Ah
02h
40h
00h
04h
70h
75h
00h
82h
08h
00h
01h
60h
70h
± 0.8ns ± 0.75ns ± 0.75ns ± 0.70ns
无奇偶校验， ECC
7.8us &自我刷新
x8
不适用
t
CCD
=1CLK
2,4,8
4银行
2,2.5
0CLK
1CLK
差分时钟/
非注册
+/- 0.2V电压容差
10ns
10ns
7.5ns
7.5ns
16
17
18
19
20
21
0Eh
04h
0Ch
01h
02h
20h
22
23
24
25
26
27
28
DDR SDRAM器件属性：一般
在CL DDR SDRAM的周期时间= 2
从时钟在CL = 2 DDR SDRAM的访问时间
在CL = 1.5 DDR SDRAM的周期时间
从时钟在CL = 1.5 DDR SDRAM的访问时间
最小行预充电时间（ = T
RP
)
最小行激活与行活动的延迟（ = T
RRD
)
00h
A0h
80h
A0h
75h
00h
00h
50h
3Ch
50h
3Ch
50h
3Ch
48h
30h
75h
75h
75h
70h
± 0.8ns ± 0.75ns ± 0.75ns ± 0.70ns
-
-
20ns
15ns
-
-
20ns
15ns
-
-
20ns
15ns
-
-
18ns
12ns
V826664G24S 1.0版2002年8月
5
QQ：2881677436 复制
