V826632G24S
256 MB 200 -PIN DDR SODIMM UNBUFFERED
2.5伏32M ×64
初步
CILETIV LESO M
特点
■
JEDEC 200针DDR无缓冲小外形，
双列直插式内存模块（ SODIMM ） ;
33554432 ×64位组织。
■
采用了高性能的32M ×8 DDR
SDRAM在TSOPII -66封装
■
单+ 2.5V （ ± 0.2V ）电源
■
可编程CAS延迟，突发长度和
裹顺序（顺序&交错）
■
自动刷新（ CBR）和自刷新
■
所有输入，输出是SSTL- 2兼容
■
8192刷新周期每64毫秒
■
串行存在检测（ SPD ）
■
DDR SDRAM性能
组件中使用
t
CK
t
AC
时钟频率
（ MAX 。 ）
时钟存取时间
CAS延时= 2.5
描述
该V826632G24S内存模块组织
33554432 ×64位200针内存模块。
在32M ×64的内存模块采用8茂矽，华智
32M ×8 DDR SDRAM 。在x64模块是理想
为高性能计算机系统中使用
其中，增加的内存密度和快速访问
时间是必需的。
-6
166
-7
143
-75
133
-8
125
单位
兆赫
（ PC333 ） （ PC266A ） （ PC266B ） （ PC200 ）
6
7
7.5
8
ns
模块速度
A1
B0
B1
C0
PC1600 （ 100MHz的@ CL2 ）
PC2100B （ 133MHz的@ CL2.5 ）
PC2100A （ 133MHz的@ CL2 ）
PC2700 （ 166MHz的@ CL2.5 ）
V826632G24S 1.1修订版2002年7月
1
V826632G24S
CILETIV LESO M
产品编号信息
V
茂矽
制成的
8
2
66
32 G
2
4
S
X
T
摹 - XX
速度
A1 （ 100MHZ @ CL2 ）
B0 （ 133MHZ@CL2.5 ）
B1 （ 133MHZ @ CL2 ）
无铅封装C0 （ 166MHz@CL2.5 ）
G =金
DDRSDRAM
2.5V
宽度
深度
200无缓冲PIN
SODIMM X8 COMPONENT
刷新
率8K
沙田市地段
4银行
部件
包装， T = TSOP
部件
转级
V826632G24S 1.1修订版2002年7月
2
V826632G24S
CILETIV LESO M
框图
CS0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
的DQ
DM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
S
DQS4
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
的DQ
DM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
S
D0
D4
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
的DQ
DM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
S
D1
DQS5
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
的DQ
DM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
S
D5
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
的DQ
DM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
S
D2
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
的DQ
DM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
S
时钟布线
时钟
输入
CK0/CK0
CK1/CK1
CK2/CK2
D6
SDRAM的
4 SDRAM的
4 SDRAM的
NC
串行PD
SCL
WP
SDA
A0
SA0
A1
SA1
A2
SA2
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
的DQ
DM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
S
D3
DQS7
DM7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
的DQ
DM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
S
D7
R=120
±
5%
Dram1
Dram2
Dram3
Dram4
卡
EDGE
*时钟网络布线
BA0 - BA1
A0 - A12
RAS
CAS
CKE0
WE
BA0 - BA1 ： DDR SDRAM芯片D0 - D7
V
DDSPD
SPD
D0 - D7
D0 - D7
A0 - A12 ： DDR SDRAM芯片D0 - D7 V
DD
/V
DDQ
RAS ： SDRAM的D0 - D7
CAS ： SDRAM的D0 - D7
CKE ： SDRAM的D0 - D7
WE： SDRAM的D0 - D7
VREF
V
SS
V
DDID
D0 - D7
D0 - D7
表带：见注4
注意事项：
1. DQ到I / O接线如图recom-
修补，而是可以改变。
2. DQ / DQS / DM / CKE / CS关系必须
被保持，如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆。
4. VDDID表带连接
（对于存储设备VDD ， VDDQ ） ：
表带OUT （ OPEN ） ： VDD = VDDQ
表带（ VSS ） ： VDD
≠
VDDQ 。
V826632G24S 1.1修订版2002年7月
3
V826632G24S
CILETIV LESO M
引脚配置（正面/背面）
针
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
51
53
55
57
59
61
63
65
前
VREF
VSS
DQ0
DQ1
VDD
DQS0
DQ2
VSS
DQ3
DQ8
VDD
DQ9
DQS1
VSS
DQ10
DQ11
VDD
CK0
CK0
VSS
关键
针
67
69
71
73
75
77
79
81
83
85
87
89
91
93
95
97
99
101
103
105
107
109
111
113
115
117
119
121
123
125
127
129
131
133
前
DQ27
VDD
CB0
CB1
VSS
DQS8
CB2
VDD
CB3
DU
VSS
CK2
CK2
VDD
CKE1
DU(A13)
A12
A9
VSS
A7
A5
A3
A1
VDD
A10/AP
BA0
WE
S0
DU
VSS
DQ32
DQ33
VDD
DQS4
针
135
137
139
141
143
145
147
149
151
153
155
157
159
161
163
165
167
169
171
173
175
177
179
181
183
185
187
189
191
193
195
197
199
前
DQ34
VSS
DQ35
DQ40
VDD
DQ41
DQS5
VSS
DQ42
DQ43
VDD
VDD
VSS
VSS
DQ48
DQ49
VDD
DQS6
DQ50
VSS
DQ51
DQ56
VDD
DQ57
DQS7
DQ58
DQ58
DQ59
VDD
SDA
SCL
VDDSPD
VDDID
针
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
66
后
VREF
VSS
DQ4
DQ5
VDD
DM0
DQ6
VSS
DQ7
DQ12
VDD
DQ13
DM1
VSS
DQ14
DQ15
VDD
VDD
VSS
VSS
关键
针
68
70
72
74
76
78
80
82
84
86
88
90
92
94
96
98
100
102
104
106
108
110
112
114
116
118
120
122
124
126
128
130
132
134
后
DQ31
VDD
CB4
CB5
VSS
DM8
CB6
VDD
CB7
DU / （ RESET ）
VSS
VSS
VDD
VDD
CKE0
DU(BA2)
A11
A8
VSS
A6
A4
A2
A0
VDD
BA1
RAS
CAS
S1
DU
VSS
DQ36
DQ37
VDD
DM4
针
136
138
140
142
144
146
148
150
152
154
156
158
160
162
164
166
168
170
172
174
176
178
180
182
184
186
188
190
192
194
196
198
200
后
DQ38
VSS
DQ39
DQ44
VDD
DQ45
DM5
VSS
DQ46
DQ47
VDD
CK1
CK1
VSS
DQ52
DQ53
VDD
DM6
DQ54
VSS
DQ55
DQ60
VDD
DQ61
DM7
VSS
DQ62
DQ63
VDD
SA0
SA1
SA2
DU
DQ16
DQ17
VDD
DQS2
DQ18
VSS
DQ19
DQ24
VDD
DQ25
DQS3
VSS
DQ26
DQ20
DQ21
VDD
DM2
DQ22
VSS
DQ23
DQ28
VDD
DQ29
DM3
VSS
DQ30
注意事项：
*
这些引脚没有这个模块中使用。
引脚名称
针
A0~A12
BA0~BA1
DQ0~DQ63
DQS0~DQS7
CK0 CK2 ， CK0 CK2 ，
CKE0
CS0
RAS
CAS
WE
DM0~DM7
V826632G24S 1.1修订版2002年7月
引脚说明
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
数据 - 戴面具
针
VDD
VDDQ
VSS
VREF
VDDSPD
SDA
SCL
SA0~2
VDDID
NC
引脚说明
电源（ 2.5V ）
电源的DQS （ 2.5V ）
地
电源为参考
串行EEPOM电源（ 2.3V
至3.6V ）
串行数据I / O
串行时钟
地址在EEPROM
VDD识别标志
无连接
4
V826632G24S
C0 （ PC2700 @ CL2.5 ）
CILETIV LESO M
串行存在检测信息
滨排序：
A1 （ PC1600 @ CL2 ）
B0 （ PC2100B @ CL2.5 ）
B1 （ PC2100A @ CL2 ）
功能支持
字节＃
0
十六进制值
A1
B0
80h
函数来描述
＃定义字节写入串行内存模块manufactur-
er
SPD内存设备的总字节＃
基本内存类型
＃行地址在此集会
＃列地址对本次大会
＃模块行的本次大会
本届大会的数据宽度
.........这个数据集的宽度
本次大会的VDDQ和接口标准
在CAS延时DDR SDRAM的周期时间= 2.5
从时钟在CL = 2.5 DDR SDRAM的访问时间
DIMM配置类型（无奇偶校验，奇偶校验， ECC ）
刷新率&类型
初级DDR SDRAM的宽度
错误检查DDR SDRAM的数据宽度
最小时钟延迟背到背随机列
地址
DDR SDRAM器件的属性：支持突发长度
DDR SDRAM器件的属性： ＃银行对每个DDR SDRAM
DDR SDRAM器件的属性： CAS延时支持
DDR SDRAM器件属性： CS延迟
DDR SDRAM器件属性： WE延迟
DDR SDRAM模块属性
A1
B0
B1
C0
B1
C0
128bytes
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
256bytes
DDR SDRAM
13
10
1银行
64位
-
SSTL 2.5V
8ns
7.5ns
7ns
6ns
80h
80h
75h
75h
08h
07h
0Dh
0Ah
01h
40h
00h
04h
70h
75h
00h
82h
08h
00h
01h
60h
70h
± 0.8ns ± 0.75ns ± 0.75ns ± 0.70ns
无奇偶校验， ECC
7.8us &自我刷新
x8
不适用
t
CCD
=1CLK
2,4,8
4银行
2,2.5
0CLK
1CLK
差分时钟/
非注册
+/- 0.2V电压容差
10ns
10ns
7.5ns
7.5ns
16
17
18
19
20
21
0Eh
04h
0Ch
01h
02h
20h
22
23
24
25
26
27
28
DDR SDRAM器件属性：一般
在CL DDR SDRAM的周期时间= 2
从时钟在CL = 2 DDR SDRAM的访问时间
在CL = 1.5 DDR SDRAM的周期时间
从时钟在CL = 1.5 DDR SDRAM的访问时间
最小行预充电时间（ = T
RP
)
最小行激活与行活动的延迟（ = T
RRD
)
00h
A0h
80h
A0h
75h
00h
00h
50h
3Ch
50h
3Ch
50h
3Ch
48h
30h
75h
75h
75h
70h
± 0.8ns ± 0.75ns ± 0.75ns ± 0.70ns
-
-
20ns
15ns
-
-
20ns
15ns
-
-
20ns
15ns
-
-
18ns
12ns
V826632G24S 1.1修订版2002年7月
5
QQ：2880707522 复制
