V54C3256164VBUC/T
低功耗的256Mbit SDRAM
3.3伏，54球BGA SOC
54引脚TSOPII 16M ×16
初步
CILETIV LESO M
6
系统频率（F
CK
)
时钟周期时间（T
CK3
)
时钟存取时间（t
AC3
） CAS延时= 3
时钟存取时间（t
AC2
） CAS延时= 2
166兆赫
6纳秒
5.4纳秒
5.4纳秒
7PC
143兆赫
7纳秒
5.4纳秒
5.4纳秒
7
143兆赫
7纳秒
5.4纳秒
6纳秒
8PC
125兆赫
8纳秒
6纳秒
6纳秒
特点
■
4银行X的4Mbit ×16组织
■
高速数据传输速率高达166 MHz的
■
全同步动态RAM ，所有的信号
参考时钟的上升沿
■
单脉冲RAS接口
■
数据掩码为读/写控制
■
由BA0 & BA1控制四家银行
■
可编程CAS延时： 2,3
■
可编程的缠绕顺序：顺序或
交错
■
可编程突发长度：
1，2， 4，8为顺序类型
1，2， 4，8为交错型
■
多个突发读取与单写操作
■
自动和控制预充电命令
■
随机列地址每CLK （ 1 -N规则）
■
掉电模式
■
自动刷新和自刷新
■
刷新间隔： 8192次/ 64毫秒
■
可在54球BGA SOC / 54引脚TSOP II
■
LVTTL接口
■
+ 3.3V单
±0.3
V电源
■
低功耗自刷新电流
■
L-版本1.0毫安
■
U-版本0.6毫安
描述
该V54C3256164VBUC / T是一款低功耗4
银行同步DRAM被划分为4银行X
为4Mbit x 16位的V54C3256164VBUC / T实现
高速数据传输速率高达166 MHz的经
采用的芯片架构，预取多
的PLE位，然后将数据输出到同步
系统时钟
所有的控制，地址，数据输入和输出的
电路用的正边缘同步
外部提供的时钟。
操作四个存储体中跨
时尚阔叶允许随机访问操作
发生在更高的速率比用标准
DRAM的。最多的连续和无缝数据速率
166 MHz的可能取决于突发长度，
CAS延迟和设备的速度等级。
该V54C3256164VBUC / T非常适合
高性能，低功耗的系统，如
PDA，移动电话，数码相机和其它备用电池
应用程序。
设备使用图
操作
温度
范围
0 ° C至70℃
套餐输出
LINE
C / T
访问时间（纳秒）
6
动力
8PC
7PC
7
标准。
L
U
T
温度
标志
空白
V54C3256164VBUC / T 2003修订版1.1月
1
V54C3256164VBUC/T
描述
BGA SOC
CILETIV LESO M
V 54℃ 3 25616
茂矽
制成的
同步
DRAM家庭
C = CMOS系列
3.3V ， LVTTL接口
设备
数
4 V B ü X
特别
特征
速度
6纳秒
7纳秒
8纳秒
C = 54Ball BGA SOC
T为54Pin TSOP封装
PKG 。
C
引脚数
54
256MB （ 8K刷新）
4银行
L =低功耗
U =超低功耗
组件版本B级= 0.14um
V = LVTTL
顶视图
（参阅通过包球）
:
现有的球
：无人区球
54B BGA SOC
1
2 3
4
5
6
7 8
A
B
C
D
E
F
G
H
J
9
1
2
3
VSSQ
VCCQ
VSSQ
VCCQ
VSS
CKE
A9
A6
A4
x16
A
B
C
D
E
F
G
H
J
7
VCCQ
VSSQ
VCCQ
VSSQ
VCC
CAS
BA0
A0
A3
8
DQ0
DQ2
DQ4
DQ6
LDQM
RAS
BA1
A1
A2
9
VCC
DQ1
DQ3
DQ5
DQ7
WE
CS
A10
VCC
VSS
DQ15
DQ14 DQ13
DQ12 DQ11
DQ10
DQ9
DQ8
NC
UDQM CLK
A11
A12
A7
A8
A5
VSS
V54C3256164VBUC / T 2003修订版1.1月
2
V54C3256164VBUC/T
CILETIV LESO M
描述
TSOP -II
PKG 。
T
引脚数
54
54引脚塑料TSOP -II
引脚配置
顶视图
引脚名称
CLK
CKE
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
地址输入
BANK SELECT
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的I / O （ + 3.3V ）
地面的I / O
没有连接
V
CC
I / O
1
V
CCQ
I / O
2
I / O
3
V
SSQ
I / O
4
I / O
5
V
CCQ
I / O
6
I / O
7
V
SSQ
I / O
8
V
CC
LDQM
WE
CAS
RAS
CS
BA0
BA1
A
10
A
0
A
1
A
2
A
3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
356164V-01
V
SS
I / O
16
V
SSQ
I / O
15
I / O
14
V
CCQ
I / O
13
I / O
12
V
SSQ
I / O
11
I / O
10
V
CCQ
I / O
9
V
SS
NC
UDQM
CLK
CKE
A
12
A
11
A
9
A
8
A
7
A
6
A
5
A
4
V
SS
CS
RAS
CAS
WE
A
0
–A
12
BA0 ， BA1
I / O
1
-I / O
16
LDQM ， UDQM
V
CC
V
SS
V
CCQ
V
SSQ
NC
V54C3256164VBUC / T 2003修订版1.1月
3
V54C3256164VBUC/T
绝对最大额定值*
MAX 。 UNIT
5
5
pF
pF
框图
列解码器
感测放大器&我（ O）总线
列解码器
感测放大器&我（ O）总线
列解码器
感测放大器&我（ O）总线
BANK 0
银行1
2银行
列解码器
感测放大器&我（ O）总线
WE
LDQM
V54C3256164VBUC / T Rev1.1起2003年2月
4
UDQM
CKE
RAS
CLK
CAS
CS
CILETIV LESO M
电容*
T
A
= 0至70℃ ，V
CC
= 3.3 V
±
0.3 V ， F = 1兆赫
符号
C
I1
C
I2
C
IO
C
CLK
参数
输入电容（ A0至A12 ）
输入电容
RAS ， CAS，WE ， CS ， CLK ， CKE ， DQM
输出电容（ I / O）
输入电容（ CLK ）
工作温度范围.................. 0 70℃
存储温度范围................- 55 150℃
输入/输出电压.................. -0.3 （V
CC
+0.3) V
电源电压.......................... -0.3 4.6 V
功耗.............................................. 1 W
数据输出电流（短路） ....................... 50毫安
*注意：
注意，超出上述绝对最大的“上市
“，可能导致设备的永久损坏。
暴露在绝对最大额定值条件下，
长时间可能会影响器件的可靠性。
6.5
4
pF
pF
*注：电容进行采样，而不是100 ％测试。
X16配置
列地址
A0 - A8 ， AP ， BA0 ， BA1
行地址
A0 - A12 ， BA0 ， BA1
列地址
计数器
列地址
卜FF器
行地址
卜FF器
刷新计数器
行解码器
存储阵列
行解码器
存储阵列
行解码器
存储阵列
行解码器
存储阵列
3银行
8192 x 512
x 16位
8192 x 512
X16位
8192 x 512
x 16位
8192 x 512
x 16位
输入缓冲器
输出缓冲器
控制逻辑&定时发生器
I / O
1
-I / O
16
V54C3256164VBUC/T
CILETIV LESOM
信号引脚说明
针
CLK
TYPE
输入
信号
脉冲
极性
积极
EDGE
功能
系统时钟输入。所有的SDRAM的输入的采样上的上升沿
时钟。
CKE
输入
水平
高电平有效激活CLK信号为高电平时，并停用CLK信号为低电平时，使
启动或者掉电模式或自刷新模式。
低电平有效CS使指令译码器时低，禁用命令解码器时，
高。当指令译码器被禁用，新的命令将被忽略，但以前
行动仍在继续。
活性低时采样时钟， CAS ， RAS的正上升沿和WE定义
命令由SDRAM中执行。
—
在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）
当在时钟上升沿采样。
在读或写命令周期中， A0 -一个定义的列地址（ CA0 -CAN）
当在时钟的上升沿采样edge.CAn取决于从SDRAM组织：
16M ×16 SDRAM CA0 - CA8 。
除了列地址，A10 （= AP）用于调用autoprecharge操作
在脉冲串的末端的读或写周期。如果A10的高， autoprecharge被选择并
BA0 ， BA1定义了预充电银行。如果A10为低， autoprecharge被禁用。
在一个预充电命令周期，A10 （= AP）功能结合使用BA0和BA1
到哪家银行（ S）控制预充电。如果A10很高，所有四家银行将BA0和BA1是
用哪家银行定义为预充电。
CS
输入
脉冲
RAS ， CAS
WE
A0 - A11
输入
脉冲
输入
水平
BA0,
BA1
DQX
输入
水平
—
选择哪家银行是活跃。
输入
产量
输入
水平
—
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
LDQM
UDQM
脉冲
高电平有效的数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态时SAM-
为高电平。在读模式， DQM有两个时钟周期的延迟和控制输出
缓冲器等的输出使能。在写模式， DQM具有零延迟，并作为
要写入的允许输入数据的单词的掩模，如果它是低，但块的写操作
如果DQM高。
电源和地的输入缓冲器和核心逻辑。
VCC ， VSS供应
VCCQ
VSSQ
供应
—
—
对于输出缓冲隔离电源和接地，以提供改进的噪音
免疫力。
V54C3256164VBUC / T 2003修订版1.1月
5
QQ：2881677436 复制
