V54C316162V
200/183/166/143 MHz的3.3伏， 4K刷新
超高性能
1M ×16 SDRAM 2组X达512Kbit ×16
s
JEDEC标准的3.3V电源
s
该V54C316162V非常适合高性
formance图形外设应用
s
单脉冲RAS接口
s
可编程CAS延时： 2,3
s
所有的输入进行采样，正边沿
时钟
s
可编程的缠绕顺序：顺序或
交错
s
可编程突发长度： 1 ， 2 ， 4 ， 8和全
页顺序和1 ， 2，4， 8，用于交织
s
UDQM & LDQM字节屏蔽
s
自动&自我刷新
s
4K刷新周期/ 64毫秒
s
突发读取与单写操作
CILETIV LESOM
V54C316162V
时钟频率（T
CK
)
潜伏期
周期时间（t
CK
)
访问时间（吨
AC
)
-5
200
3
5
5
-55
183
3
5.5
5.3
-6
166
3
6
5.5
-7
143
3
7
5.5
单位
兆赫
钟
ns
ns
特点
描述
该V54C316162V是16777216位同步的
组织为2×理性高数据速率DRAM
524,288字由16位。该设备被设计为
符合同步设置的JEDEC标准
DRAM产品，在电气上和机械上。
同步设计，可以精确控制周期
与系统时钟。 CAS延迟，突发
长度和突发序列必须被编程
入装置之前访问操作。
2001年V54C316162V Rev.2.9九月
1
V54C316162V
引脚名称
CLK
CKE
CS
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
地址输入
BANK SELECT
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的I / O （ + 3.3V ）
地面的I / O
没有连接
CILETIV LESOM
50引脚塑料TSOP -II
引脚配置
顶视图
V
CC
I / O
1
I / O
2
V
SSQ
I / O
3
I / O
4
V
CCQ
I / O
5
I / O
6
V
SSQ
I / O
7
I / O
8
V
CCQ
LDQM
WE
CAS
RAS
CS
BA
A
10
A
0
A
1
A
2
A
3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
V54C316162V-01
V
SS
I / O
16
I / O
15
V
SSQ
I / O
14
I / O
13
V
CCQ
I / O
12
I / O
11
V
SSQ
I / O
10
I / O
9
V
CCQ
NC
UDQM
CLK
CKE
NC
A
9
A
8
A
7
A
6
A
5
A
4
V
SS
RAS
CAS
WE
A
0
–A
10
BA
I / O
1
-I / O
16
LDQM ， UDQM
V
CC
V
SS
V
CCQ
V
SSQ
NC
V54C316162V 2.9修订版2001年9月
2
V54C316162V
DQMi
列解码器
列解码器
检测放大器
RAS
CAS
WE
DQMi
定时
注册
ROW
解码器
ROW
解码器
行地址
卜FF器
列地址
计数器
潜伏期8
突发长度
CLK
程序设计
注册
A
0
-A
10
， BA
列地址
卜FF器
行地址
地址
A
0
-A
7
， BA
列地址
V54C316162V-02
2001年V54C316162V Rev.2.9九月
3
产量
卜FF器
CLK
CKE
CS
存储阵列
BANK 0
512K ×16
检测放大器
UDQM
LDQM
存储阵列
银行1
512K ×16
输入
卜FF器
CILETIV LESOM
框图
写
控制
逻辑
MUX
I / O
1
-I / O
16
刷新
计数器
V54C316162V
CILETIV LESOM
针
CLK
CKE
信号引脚说明
名字
时钟输入
时钟使能
输入功能
系统时钟输入。活跃在积极的上升沿采样所有inptus
激活CLK信号时高，停用CLK为低电平时。
CKE低启动省电模式，待机模式，或自
刷新模式
禁用或启用的设备操作通过屏蔽或使所有的输入
除了CLK ， CKE和DQMi
锁存CLK与RAS低的正沿行地址。
让行存取&预充电
锁存CLK与中科院低上升沿列地址。
允许接入列
允许写操作
在银行激活命令，
0
-A
10
定义的行地址。
在读或写命令，
0
-A
7
定义列地址。在
除了列地址A
10
用于调用自动预充电BA
定义该行进行预充电。一
10
低时，自动预充电被禁用
在预充电周期，如果A
10
高，无论是银行将预充电，
如果一个
10
为低时， BA用于哪个银行决定预充电。如果A
10
is
高，所有银行都将被预充电。
选择哪家银行进行激活。 BA低选择银行A和高选择
B组
数据输入/输出复用在相同的针
使得数据输出高阻。块中的数据输入时， DQM有效
电源。 + 3.3V ± 0.3V /地
提供隔离的电源/地来的DQ为提高抗噪声能力
CS
芯片选择
RAS
行地址选通
CAS
列地址选通
WE
A
0
-A
10
写使能
地址
BA
BANK SELECT
I / O
1
-I / O
16
UDQM ， LDQM
VDD / VSS
VDDQ / VSSQ
NC
数据输入/输出
数据输入/输出面膜
电源/接地
数据输出电源/接地
无连接
2001年V54C316162V Rev.2.9九月
4
V54C316162V
在模式寄存器的状态的默认电源
供应商特定的，可能是不确定的。该
并初始化序列以下电源
保证设备为前提，以每
用户的特定需求。象传统的DRAM ，
该同步DRAM必须被加电并
以预定的方式进行初始化。在动力上，
所有VCC和VCCQ引脚必须建立
同时，以规定的电压时的
输入信号被保持在“NOP”状态。电源
电压不能超过VCC + 0.3V的任何
输入引脚或VCC电源。 CLK信号
必须在同一时间开始。接通电源后，
200的初始暂停
s
需要后跟一个
使用预充电两家银行的预充电
命令。为了防止数据冲突的DQ
电源接通期间的总线，它要求该DQM和
CKE引脚的初始暂停期间将举办高
期。一旦所有的银行都已预充电时，
模式寄存器设置命令必须发出
初始化模式寄存器。最少8
自动刷新周期（CBR ）也required.These
之前或编程模式后，可以进行
注册。不遵循这些步骤可能会导致
不可预知的启动模式。
5
CILETIV LESOM
A9
0
1
A6
0
0
0
0
1
1
1
A5
0
0
1
1
0
1
1
地址输入的模式设置（模式寄存器操作）
A10 A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
地址总线（ AX）
写突发长度
TEST
模式
CAS延迟
BT
突发长度
模式寄存器
写突发长度
长
BURST
单位
测试模式
A8
0
A7
0
模式
模式注册
SET
突发类型
A3
0
1
TYPE
顺序
交错
CAS延迟
A4
0
1
0
1
1
0
1
潜伏期
储备
储备
2
3
储备
储备
储备
突发长度
长
A2
0
0
0
0
1
1
1
1
A1
0
0
1
1
0
0
1
1
A0
顺序
0
1
0
1
0
1
0
1
1
2
4
8
储备
储备
储备
整页
交错
1
2
4
8
储备
储备
储备
储备
开机和初始化
编程模式寄存器
该模式寄存器指定的操作
模式在读或写周期。该寄存器是二
vided到4场。突发长度字段设置
突发，寻址选择位的长度
程序一阵列访问顺序
周期（交错或顺序） ，一个CAS号
潜伏期
现场设置访问时间的时钟周期和OP-
关合作模式字段正常区分
操作（突发读取和突发写入）和一个特殊的
突发读取和单写模式。该模式集
操作之前必须完成所有的COM激活
命令后，初始上电。的任何内容
模式寄存器可以通过重新执行被改变
模式设置命令。所有银行都必须在预
充电状态和CKE必须要高的至少一个
该模式的设置操作前的时钟。经过模式
寄存器设置，待机或NOP命令
所需。 RAS ，CAS和WE在低信号
在时钟的正边缘激活模式集
操作。地址输入的数据在这个时间定义
参数被设置为显示在前面的表中。
V54C316162V 2.9修订版2001年9月
V54C316162V
200/183/166/143 MHz的3.3伏， 4K刷新
超高性能
1M ×16 SDRAM 2组X达512Kbit ×16
s
JEDEC标准的3.3V电源
s
该V54C316162V非常适合高性
formance图形外设应用
s
单脉冲RAS接口
s
可编程CAS延时： 2,3
s
所有的输入进行采样，正边沿
时钟
s
可编程的缠绕顺序：顺序或
交错
s
可编程突发长度： 1 ， 2 ， 4 ， 8和全
页顺序和1 ， 2，4， 8，用于交织
s
UDQM & LDQM字节屏蔽
s
自动&自我刷新
s
4K刷新周期/ 64毫秒
s
突发读取与单写操作
CILETIV LESOM
V54C316162V
时钟频率（T
CK
)
潜伏期
周期时间（t
CK
)
访问时间（吨
AC
)
-5
200
3
5
5
-55
183
3
5.5
5.3
-6
166
3
6
5.5
-7
143
3
7
5.5
单位
兆赫
钟
ns
ns
特点
描述
该V54C316162V是16777216位同步的
组织为2×理性高数据速率DRAM
524,288字由16位。该设备被设计为
符合同步设置的JEDEC标准
DRAM产品，在电气上和机械上。
同步设计，可以精确控制周期
与系统时钟。 CAS延迟，突发
长度和突发序列必须被编程
入装置之前访问操作。
2001年V54C316162V Rev.2.9九月
1
V54C316162V
引脚名称
CLK
CKE
CS
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
地址输入
BANK SELECT
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的I / O （ + 3.3V ）
地面的I / O
没有连接
CILETIV LESOM
50引脚塑料TSOP -II
引脚配置
顶视图
V
CC
I / O
1
I / O
2
V
SSQ
I / O
3
I / O
4
V
CCQ
I / O
5
I / O
6
V
SSQ
I / O
7
I / O
8
V
CCQ
LDQM
WE
CAS
RAS
CS
BA
A
10
A
0
A
1
A
2
A
3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
V54C316162V-01
V
SS
I / O
16
I / O
15
V
SSQ
I / O
14
I / O
13
V
CCQ
I / O
12
I / O
11
V
SSQ
I / O
10
I / O
9
V
CCQ
NC
UDQM
CLK
CKE
NC
A
9
A
8
A
7
A
6
A
5
A
4
V
SS
RAS
CAS
WE
A
0
–A
10
BA
I / O
1
-I / O
16
LDQM ， UDQM
V
CC
V
SS
V
CCQ
V
SSQ
NC
V54C316162V 2.9修订版2001年9月
2
V54C316162V
DQMi
列解码器
列解码器
检测放大器
RAS
CAS
WE
DQMi
定时
注册
ROW
解码器
ROW
解码器
行地址
卜FF器
列地址
计数器
潜伏期8
突发长度
CLK
程序设计
注册
A
0
-A
10
， BA
列地址
卜FF器
行地址
地址
A
0
-A
7
， BA
列地址
V54C316162V-02
2001年V54C316162V Rev.2.9九月
3
产量
卜FF器
CLK
CKE
CS
存储阵列
BANK 0
512K ×16
检测放大器
UDQM
LDQM
存储阵列
银行1
512K ×16
输入
卜FF器
CILETIV LESOM
框图
写
控制
逻辑
MUX
I / O
1
-I / O
16
刷新
计数器
V54C316162V
CILETIV LESOM
针
CLK
CKE
信号引脚说明
名字
时钟输入
时钟使能
输入功能
系统时钟输入。活跃在积极的上升沿采样所有inptus
激活CLK信号时高，停用CLK为低电平时。
CKE低启动省电模式，待机模式，或自
刷新模式
禁用或启用的设备操作通过屏蔽或使所有的输入
除了CLK ， CKE和DQMi
锁存CLK与RAS低的正沿行地址。
让行存取&预充电
锁存CLK与中科院低上升沿列地址。
允许接入列
允许写操作
在银行激活命令，
0
-A
10
定义的行地址。
在读或写命令，
0
-A
7
定义列地址。在
除了列地址A
10
用于调用自动预充电BA
定义该行进行预充电。一
10
低时，自动预充电被禁用
在预充电周期，如果A
10
高，无论是银行将预充电，
如果一个
10
为低时， BA用于哪个银行决定预充电。如果A
10
is
高，所有银行都将被预充电。
选择哪家银行进行激活。 BA低选择银行A和高选择
B组
数据输入/输出复用在相同的针
使得数据输出高阻。块中的数据输入时， DQM有效
电源。 + 3.3V ± 0.3V /地
提供隔离的电源/地来的DQ为提高抗噪声能力
CS
芯片选择
RAS
行地址选通
CAS
列地址选通
WE
A
0
-A
10
写使能
地址
BA
BANK SELECT
I / O
1
-I / O
16
UDQM ， LDQM
VDD / VSS
VDDQ / VSSQ
NC
数据输入/输出
数据输入/输出面膜
电源/接地
数据输出电源/接地
无连接
2001年V54C316162V Rev.2.9九月
4
V54C316162V
在模式寄存器的状态的默认电源
供应商特定的，可能是不确定的。该
并初始化序列以下电源
保证设备为前提，以每
用户的特定需求。象传统的DRAM ，
该同步DRAM必须被加电并
以预定的方式进行初始化。在动力上，
所有VCC和VCCQ引脚必须建立
同时，以规定的电压时的
输入信号被保持在“NOP”状态。电源
电压不能超过VCC + 0.3V的任何
输入引脚或VCC电源。 CLK信号
必须在同一时间开始。接通电源后，
200的初始暂停
s
需要后跟一个
使用预充电两家银行的预充电
命令。为了防止数据冲突的DQ
电源接通期间的总线，它要求该DQM和
CKE引脚的初始暂停期间将举办高
期。一旦所有的银行都已预充电时，
模式寄存器设置命令必须发出
初始化模式寄存器。最少8
自动刷新周期（CBR ）也required.These
之前或编程模式后，可以进行
注册。不遵循这些步骤可能会导致
不可预知的启动模式。
5
CILETIV LESOM
A9
0
1
A6
0
0
0
0
1
1
1
A5
0
0
1
1
0
1
1
地址输入的模式设置（模式寄存器操作）
A10 A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
地址总线（ AX）
写突发长度
TEST
模式
CAS延迟
BT
突发长度
模式寄存器
写突发长度
长
BURST
单位
测试模式
A8
0
A7
0
模式
模式注册
SET
突发类型
A3
0
1
TYPE
顺序
交错
CAS延迟
A4
0
1
0
1
1
0
1
潜伏期
储备
储备
2
3
储备
储备
储备
突发长度
长
A2
0
0
0
0
1
1
1
1
A1
0
0
1
1
0
0
1
1
A0
顺序
0
1
0
1
0
1
0
1
1
2
4
8
储备
储备
储备
整页
交错
1
2
4
8
储备
储备
储备
储备
开机和初始化
编程模式寄存器
该模式寄存器指定的操作
模式在读或写周期。该寄存器是二
vided到4场。突发长度字段设置
突发，寻址选择位的长度
程序一阵列访问顺序
周期（交错或顺序） ，一个CAS号
潜伏期
现场设置访问时间的时钟周期和OP-
关合作模式字段正常区分
操作（突发读取和突发写入）和一个特殊的
突发读取和单写模式。该模式集
操作之前必须完成所有的COM激活
命令后，初始上电。的任何内容
模式寄存器可以通过重新执行被改变
模式设置命令。所有银行都必须在预
充电状态和CKE必须要高的至少一个
该模式的设置操作前的时钟。经过模式
寄存器设置，待机或NOP命令
所需。 RAS ，CAS和WE在低信号
在时钟的正边缘激活模式集
操作。地址输入的数据在这个时间定义
参数被设置为显示在前面的表中。
V54C316162V 2.9修订版2001年9月
QQ：2881677436 复制
