【V437432S24V3.3伏32M X 72高性能PC133 SDRAM非缓冲ECC模块描述初步s】,IC型号V437432S24V,V437432S24V PDF资料,V437432S24V经销商,ic,电子元器件-51电子网

V437432S24V

3.3伏32M X 72高性能

PC133 SDRAM非缓冲ECC

模块

描述

初步

168针无缓冲ECC 33554432 X 72位

Oganization SDRAM模块

利用了高性能的32M ×8 SDRAM

TSOPII -54封装

完全的PC板布局兼容英特尔的

修订版1.0模块规格

单+ 3.3V （ ± 0.3V ）电源

可编程CAS延迟，突发长度和

裹顺序（顺序&交错）

自动刷新（ CBR）和自刷新

所有的输入，输出是LVTTL兼容

8192刷新周期每64毫秒

串行目前检测（SPD）

SDRAM性能

CILETIV LESOM

特点

该V437432S24V内存模块组织

33554432 X 72位168针双列直插式

内存模块（ DIMM ）。在32M X 72无缓冲

DIMM采用9茂矽 - 华智32M ×8 ECC SDRAM 。

在X72模块非常适合于使用高

高性能计算机系统中增加

存储密度和快速的访问时间是必需的。

关键部件时序参数

时钟频率（最大）

时钟存取时间CAS延时= 3

时钟频率（最大）

时钟存取时间CAS延时= 2

-7PC

143

5.4

133

5.4

单位

兆赫

模块频率与AC参数

频率

V437432S24V

133兆赫（PC）的

（ CAS延迟）

RCD

单位

CLK

V437432S24V 1.0版2002年1月

V437432S24V

前

DQM1

CS0

VSS

A10(AP)

BA1

VCC

CLK0

VSS

CS2

DQM2

DQM3

VCC

CB2*

CB3*

VSS

I/O17

I/O18

针

前

I/O19

I/O20

VCC

I/O21

CKE1

VSS

I/O22

I/O23

I/O24

VSS

I/O25

I/O26

I/O27

I/O28

VCC

I/O29

I/O30

I/O31

I/O32

VSS

CLK2

SDA

SCL

VCC

针

100

101

102

103

104

105

106

107

108

109

110

111

112

后

VSS

I/O33

I/O34

I/O35

I/O36

VCC

I/O37

I/O38

I/O39

I/O40

I/O41

VSS

I/O42

I/O43

I/O44

I/O45

I/O46

VCC

I/O47

I/O48

CB4*

CB5*

VSS

VCC

CAS

DQM4

针

113

114

115

116

117

118

119

120

121

122

123

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

后

DQM5

CS1

RAS

VSS

BA0

A11

VCC

CLK1

A12

VSS

CKE0

CS3

DQM6

DQM7

VCC

CB6*

CB7*

VSS

I/O49

I/O50

针

141

142

143

144

145

146

147

148

149

150

151

152

153

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

后

I/O51

I/O52

VCC

I/O53

VSS

I/O54

I/O55

I/O56

VSS

I/O57

I/O58

I/O59

I/O60

VCC

I/O61

I/O62

I/O63

I/O64

VSS

CLK3

SA0

SA1

SA2

VCC

CILETIV LESOM

针

前

VSS

I/O1

I/O2

I/O3

I/O4

VCC

I/O5

I/O6

I/O7

I/O8

I/O9

VSS

I/O10

I/O11

I/O12

I/O13

I/O14

VCC

I/O15

I/O16

CBO *

CB1*

VSS

VCC

DQM0

针

引脚配置（正面/背面）

注意事项：

这些引脚没有这个模块中使用。

引脚名称

A0–A12

I/O1–I/O64

RAS

CAS

BA0 ， BA1

CKE0 ， CKE1

CS0–CS3

CLK0–CLK3

DQM0–DQM7

VCC

VSS

SCL

地址输入

数据输入/输出

行地址选通

列地址选通

读/写输入

银行选择

时钟使能

芯片选择

时钟输入

数据屏蔽

电源（ +3.3伏）

地

时钟设备检测

CB0–CB7

SA0–A2

SDA

串行数据输出的存在

检测

串行数据的存在

检测

校验位（ X72组织）

无连接

不使用

V437432S24V 1.0版2002年1月

V437432S24V

框图

CS0

DQM0

I/O1–I/O8

DQM1

I/O9–I/O16

BC0–7

CS2

DQM2

I/O17–I/O24

DQM3

I/O25–I/O32

PROM SPD （ 256字×8位）

SCL0

SA2

SA1

SA0

SDA

47K

CILETIV LESOM

茂矽

制成的

模块型号信息

摹 - XX

速度

75PC = PC133 CL3,2

75 = PC133 CL3

10PC = PC133 CL3,2

无铅封装

G =金

SDRAM

3.3V

宽度

深度

168 PIN UNBUFFERED

DIMM X8 COMPONENT

刷新

率8K

部件

包装， T = TSOP

COMPONENT A = 0.17u B = 0.14u

转级

LVTTL

4银行

DQM我们

I/O1–I/O8

DQM我们

I/O1–I/O8

DQM我们

I/O1–I/O8

DQM4

I/O40–I/O33

DQM5

I/O48–I/O41

DQM我们

I/O1–I/O8

DQM我们

I/O1–I/O8

DQM

I/O1–I/O8

DQM

I/O1–I/O8

DQM6

I/O49–I/O56

DQM7

I/O57–I/O64

CKE0

RAS

CAS

A(11:0)

BA0 ， BA1

DQM

I/O1–I/O8

DQM

I/O1–I/O8

CKE ： SDRAM D0 - D7

RAS ： SDRAM D0-D7

CAS ： SDRAM D0 - D7

WE： SDRAM D0-D7

A（ 11 ： 0 ）： SDRAM D0 - D7

BA0 ， BA1 ： SDRAM D0 - D7

D0-D7

C0-C17

D0-D7

时钟布线

时钟输入

CLK0

CLK1

CLK2

CLK3

负载

5 SDRAM

终止

SDRAM的4 + 3.3pF帽

终止

V437432S24V 1.0版2002年1月

V437432S24V

写入电子

在模块亲PROM设备

使用串行存在检测duction协议（I

同步2线总线）

串行存在检测存储设备 -

PROM - 组装到模块。信息

化有关模块的配置，速度等是

CILETIV LESOM

字节数

V437432S24V 1.0版2002年1月

串行存在检测信息

SPD-表75模块：

十六进制值

函数来描述

SPD的字节数

在串行PD总字节

内存类型

行地址的数目（不包括BS比特）

列地址数（ X8 SDRAM ）

DIMM银行数量

模块数据宽度

模块的数据宽度（续）

模块接口电平

SDRAM的周期时间在CL = 3

从时钟在CL = 3 SDRAM存取时间

DIMM配置（错误的Det /科尔。）

刷新率/类型

SDRAM宽度，主

错误检查SDRAM的数据宽度

最小时钟延迟从背靠背随机

列地址

突发长度支持

SDRAM银行数量

支持CAS潜伏期

CS潜伏期

WE潜伏期

SDRAM DIMM模块属性

SDRAM的设备属性：一般

最小时钟周期时间CAS延时= 2

最大数据存取时间从时钟为CL = 2

最小时钟周期时间在CL = 1

最大数据存取时间从时钟在CL = 1

最小行预充电时间

最小行主动向行主动延时T

RRD

最低RAS到CAS延迟时间T.

RCD

最低RAS脉冲宽度t

RAS

SPD项值

128

256

SDRAM

LVTTL

7.5纳秒

5.4纳秒

ECC

自刷新， 7.8μs

N / A / X8

CCD

= 1 CLK

1, 2, 4, 8

CL = 2,3

CS延迟= 0

WL = 0

非缓冲/无章。

VCC TOL ±10 ％

7.5纳秒

5.4纳秒

不支持

15纳秒

14纳秒

15纳秒

42纳秒

32Mx72

V437432S24V

CILETIV LESOM

字节数

62-61

65-71

73-90

91-92

95-98

99-125

126

127

128+

SPD-表75模块：（续）

十六进制值

函数来描述

模块库密度（每行）

SDRAM的输入建立时间

SDRAM的输入保持时间

SDRAM的数据输入建立时间

SDRAM的数据输入保持时间

超集信息（可能在将来使用）

SPD修订

校验和字节0 - 62

制造商的JEDEC的ID代码

制造商的JEDEC的ID代码（续）

生产地点

模块部件号（ ASCII ）

PCB识别码

装配制造日期（年）

组装生产日期（周）

装配序列号

V437432S24V

茂矽

修订版2

SPD项值

256兆字节

1.5纳秒

0.8纳秒

1.5纳秒

0.8纳秒

32Mx72

英特尔规范频率

未使用的存储位置

DC特性

= 0°C至70°C ; V

= 0 V; V

, V

DDQ

= 3.3V

0.3V

限值

符号

I（L）

O（ L）

参数

输入高电压

输入低电压

输出高电压（I

OUT

= -4.0毫安）

输出低电压（I

OUT

= 4.0 mA）的

输入漏电流，任何输入

（ 0 V < V

< 3.6 V ，所有其它输入= 0V ）

输出漏电流

（ DQ被禁用， 0V < V

OUT

＆ LT ; V

)

分钟。

2.0

–0.5

2.4

—

–10

马克斯。

+0.3

0.8

—

0.4

单位

–10

V437432S24V 1.0版2002年1月