V436632Z24V
3.3伏32M ×64高性能
133 MHz的SDRAM
UNBUFFERED SODIMM
初步
■
JEDEC标准的144针脚，小外形，双列
直插式内存模块（ SODIMM ）
■
串行存在检测为E
2
舞会
■
无缓冲
■
完全同步，所有的信号就注册
系统时钟的上升沿，
■
单+ 3.3V （ ± 0.3V ）电源
■
所有器件引脚兼容LVTTL
■
8192刷新周期每64毫秒
■
自刷新模式
■
内部流水线操作;列地址
可以改变每一个系统时钟
■
可编程突发长度：1， 2，4， 8
■
自动预充电和Piecharge所有银行通过A10
■
通过DQM数据屏蔽功能
■
模式寄存器编程设置
■
可编程（ CAS延迟： 2 ， 3个时钟）
CILETIV LESO M
特点
描述
该V436632Z24V内存模块组织
33554432 ×64位144针SODIMM 。该
32M ×64的内存模块采用8茂矽 - 华智32M
×8 SDRAM 。在x64模块非常适合于使用
高性能计算机系统中
提高存储密度和快速的访问时间
是必需的。
速度
GRADE
-75PC ， CL = 2,3
（ 133兆赫）
-75 ， CL = 3
（ 133兆赫）
-10PC ， CL = 2,3
（100 MHz）的
产品型号
V436632Z24VXTG-75PC
CON组fi guration
32M ×64
V436632Z24VXTG-75
32M ×64
V436632Z24VXTG-10PC
32M ×64
32M ×8
32M ×8
32M ×8
32M ×8
1
59
61
143
在背面针脚2
背面上的144引脚
V436632Z24V 1.1修订版2002年2月
1
V436632Z24V
前
DQMB1
DQMB5
VDD
VDD
A0
A3
A1
A4
A2
A5
VSS
VSS
DQ8
DQ40
DQ9
DQ41
DQ10
DQ42
DQ11
DQ43
VDD
VDD
DQ12
DQ44
针
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
前
DQ13
DQ45
DQ14
DQ46
DQ15
DQ47
VSS
VSS
NC
NC
NC
NC
CLK0
CKE0
VDD
VDD
RAS
CAS
WE
CKE1
CS0
A12
CS1
NC
针
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
后
NC
CLK1
VSS
VSS
NC
NC
NC
NC
VDD
VDD
DQ16
DQ48
DQ17
DQ49
DQ18
DQ50
DQ19
DQ51
VSS
VSS
DQ20
DQ52
DQ21
DQ53
针
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
后
DQ22
DQ54
DQ23
DQ55
VDD
VDD
A6
A7
A8
BA0
VSS
VSS
A9
BA1
A10
A11
VDD
VDD
DQMB2
DQMB6
DQMB3
DQMB7
VSS
VSS
针
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
后
DQ24
DQ56
DQ25
DQ57
DQ26
DQ58
DQ27
DQ59
VDD
VDD
DQ28
DQ60
DQ29
DQ61
DQ30
DQ62
DQ31
DQ63
VSS
VSS
SDA
SCL
VDD
VDD
CILETIV LESO M
引脚配置（正面/背面）
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
前
VSS
VSS
DQ0
DQ32
DQ1
DQ33
DQ2
DQ34
DQ3
DQ35
VDD
VDD
DQ4
DQ36
DQ5
DQ37
DQ6
DQ38
DQ7
DQ39
VSS
VSS
DQMB0
DQMB4
针
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
注意：
1. RAS ， CAS ， WE CASx ， CSX为低电平有效的信号。
引脚名称
A0 - A12 ， BA0 ， BA1
DQ0–DQ63
RAS
CAS
WE
CS0 ， CS1
DQMB0–DQMB7
CKE0 ， CKE1
CLK0 ， CLK1
SDA
SCL
VDD
VSS
NC
地址，银行选择
数据输入/输出
行地址选通
列地址选通
写使能
芯片选择
OUTPUT ENABLE
时钟使能
时钟
串行输入/输出
串行时钟
电源
地
无连接（开放）
V436632Z24V 1.1修订版2002年2月
2
V436632Z24V
CILETIV LESO M
产品编号信息
V
茂矽
制成的
4
3
66
32
Z
2
4
V
X
X
摹 - XX
速度
75PC = PC133 CL3,2
75 = PC133 CL3
10PC = PC133 CL3,2
无铅封装
G =金
SDRAM
3.3V
宽度
深度
144 PIN UNBUFFERED
SODIMM X8 COMPONENT
刷新
率8K
部件
包装， T = TSOP
COMPONENT A = 0.17u B = 0.14u
转级
LVTTL
4银行
框图
CSO
WE
WE
DQM
CS
DQ0–7
U0
DQMB4
WE
DQM
U2
CS
DQ32–39
DQMB0
DQMB1
WE
DQM
CS
DQ8–15
U1
DQMB5
WE
DQM
U3
CS
DQ40–47
DQMB2
WE
DQM
CS
DQ16–23
U4
DQMB6
WE
DQM
U6
CS
DQ48–55
DQMB3
WE
DQM
CS
DQ24–31
U5
DQMB7
WE
DQM
U7
CS
DQ56–63
C1–C4
VDD
VSS
A0 - A12 ， BA0 ， BA1
CKE0
CKEI
RAS
CAS
U0–U7
CLK0
U0–U7
U0–U3
U4–U7
U0–U7
U0–U7
SCL
SPD
A0 A1 A2
SDA
CLKI
10
U0, U1
10
U2, U3
10
U4, U5
10
U6, U7
V436632Z24V 1.1修订版2002年2月
3
V436632Z24V
写入电子
2
在模块亲PROM设备
使用串行存在检测duction协议（I
2
C
同步2线总线）
串行存在检测存储设备 -
2
PROM - 组装到模块。信息
E
化有关模块的配置，速度等是
CILETIV LESO M
串行存在检测信息
SPD-表
字节
数
0
1
2
3
4
十六进制值
函数来描述
SPD的字节数
在串行PD总字节
内存类型
行地址的数目（不包括BS比特）
列地址数（ X8
SDRAM ）
DIMM银行数量
模块数据宽度
模块的数据宽度（续）
模块接口电平
SDRAM的周期时间在CL = 3
从时钟在CL = 3 SDRAM存取时间
DIMM配置（错误的Det /科尔。 ）
刷新率/类型
SDRAM宽度，主
错误检查SDRAM的数据宽度
最小时钟延迟从背靠背
随机列地址
突发长度支持
SDRAM银行数量
支持CAS潜伏期
CS潜伏期
WE潜伏期
SDRAM DIMM模块属性
SDRAM的设备属性：一般
最小时钟周期时间CAS延时
=2
最大数据存取时间从时钟为
CL = 2
最小时钟周期时间在CL = 1
最大数据存取时间从时钟在
CL = 1
最小行预充电时间
SPD项值
128
256
SDRAM
13
10
-75PC
80
08
04
0D
0A
-75
80
08
04
0D
0A
-10PC
80
08
04
0D
0A
5
6
7
8
9
10
11
12
13
14
15
1
64
0
LVTTL
7.5纳秒/ 10.0纳秒
5.4纳秒/ 6.0纳秒
无
Self-Refresh,7.8s
x8
N / A / X8
t
CCD
= 1 CLK
1 ，2，4 & 8
4
CL = 2,3
CS延迟= 0
WL = 0
非缓冲/无章。
VCC TOL ±10 ％
7.5纳秒/ 10.0纳秒
01
40
00
01
75
54
00
82
08
00
01
01
40
00
01
75
54
00
82
08
00
01
01
40
00
01
A0
60
00
82
08
00
01
16
17
18
19
20
21
22
23
0F
04
06
01
01
00
0E
75
0F
04
06
01
01
00
0E
A0
0F
04
06
01
01
00
0E
A0
24
5.4纳秒/ 6.0纳秒
54
60
60
25
26
不支持
不支持
00
00
00
00
00
00
27
15纳秒/ 20纳秒
0F
14
14
V436632Z24V 1.1修订版2002年2月
4
V436632Z24V
CILETIV LESO M
SPD-表
字节
数
28
十六进制值
函数来描述
最小行主动向行主动延迟
t
RRD
最低RAS到CAS延迟时间T.
RCD
最低RAS脉冲宽度t
RAS
模块库密度（每行）
SDRAM的输入建立时间
SDRAM的输入保持时间
SDRAM的数据输入建立时间
SDRAM的数据输入保持时间
超集信息（可能是Fu-使用
TURE ）
SPD修订
校验和字节0 - 62
制造商的JEDEC的ID代码
制造商的JEDEC的ID代码（续）
生产地点
模块部件号（ ASCII ）
PCB识别码
装配制造日期（年）
组装生产日期（周）
装配序列号
1 =美国，2 =台湾
V436632Z24V
目前PCB版本
二进制编码年（ BCD ）
二进制编码的周（ BCD ）
字节95 = LSB ，字节= 98
最高位
00
64
00
00
00
64
00
00
00
64
00
00
茂矽
修订版2 / 1.2
SPD项值
14纳秒/ 15纳秒/ 16纳秒
-75PC
0E
-75
0F
-10PC
10
29
30
31
32
33
34
35
62-61
15纳秒/ 20纳秒
42纳秒/ 45纳秒
256兆字节
1.5纳秒/ 2.0纳秒
0.8纳秒/ 1.0纳秒
1.5纳秒/ 2.0纳秒
0.8纳秒/ 1.0纳秒
0F
2A
40
15
08
15
08
00
14
2D
40
15
08
15
08
00
14
2D
40
20
10
20
10
00
62
63
64
65-71
72
73-90
91-92
93
94
95-98
02
FD
40
00
02
42
40
00
12
B0
40
00
99-125
126
127
128+
版权所有
英特尔规范频率
版权所有
未使用的存储位置
V436632Z24V 1.1修订版2002年2月
5
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