【标准产品UT7C138 / 139 4Kx8 / 9抗辐射双口静态RAM与忙标志数据表2002年1月】,IC型号UT7C138C55WCX,UT7C138C55WCX PDF资料,UT7C138C55WCX经销商,ic,电子元器件-51电子网

标准产品

UT7C138 / 139 4Kx8 / 9抗辐射

双口静态RAM与忙标志

数据表

2002年1月

特点

q

为45nS和55ns最大地址访问时间

q

异步操作与业界的兼容性

标准的4K X 8/9双口静态RAM

q

CMOS兼容输入， TTL / CMOS兼容输出

水平

q

三态双向数据总线

q

较低的工作和待机电流

q

辐射加固工艺和设计;总剂量

辐射测试MIL- STD- 883方法1019

- 总剂量： 1.0E6拉德（SI ）

- 记忆细胞LET阈值： 85兆电子伏特厘米

2

/毫克

q

- 闭锁免疫（ LET >100兆电子伏特厘米

2

/毫克）

QML Q和QML V标准的一部分

封装选项：

- 68引脚扁平封装

- 68针PGA

5伏操作

标准微电路图纸5962-96845

介绍

该UT7C138和UT7C139是高速辐射

硬化的CMOS 4K ×8和4K ×9双端口静态RAM 。

仲裁方案都包括在UT7C138 / 139到上

处理的情况下，当多个处理器访问同一

存储器位置。两个端口提供独立的，

对于异步访问读取和写入操作中的任何位置

内存。该UT7C138 / 139可以用作独立的

三十六分之三十二- Kbit的双口静态RAM或多个设备可以

组合，以便用作，16/ 18位或者更宽的主/

从双口静态RAM 。对于需要应用

深度扩展， BUSY引脚为集电极开路让

有线或电路配置。在M / S引脚设置

实施一十八分之十六位或更宽存储器应用

而不需要单独的主设备和从设备或

额外的分立逻辑。应用领域包括：

处理器间/多处理器设计，通信，

和状态缓存。

每个端口都有独立的控制引脚：芯片使能（ CE ），

读或写使能（ R / W），并输出使能（OE ）。忙

信号，该端口正在尝试访问相同的位置

目前正由其他端口进行访问。

读/写

R

CE

R

OE

R

q

读/写

L

CE

L

OE

L

A

11L

A

10L

I / O

8L

(7C139)

I / O

7L

I / O

0L

忙

L

A

9L

ROW

SELECT

内存

ARRAY

ROW

SELECT

A

11R

A

10R

I / O

8R

(7C139)

COL

SEL

COLUMN

I / O

COLUMN

I / O

COL

SEL

I / O

7R

I / O

0R

忙

R

A

9R

A

0L

M / S

仲裁

A

0R

图1.逻辑框图

NC

(2)

OE

读/写

L

I / O

1L

I / O

0L

A10

L

NC

A11

L

NC

CE

L

NC

V

DD

A9

L

A8

L

63

A7

L

62

9

8

7

6

5

4

3

2

1

68

67

66

65

64

I / O

2L

I / O

3L

I / O

4L

I / O

5L

GND

I / O

6L

I / O

7L

V

DD

GND

I / O

0R

I / O

1R

I / O

2R

V

DD

I / O

3R

I / O

4R

I / O

5R

I / O

6R

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

61

A6

L

60

59

58

57

56

55

54

A

5L

A

4L

A

3L

A

2L

A

1L

A

0L

NC

忙

L

GND

M / S

忙

R

NC

A

0R

A

1R

A

2R

A

3R

A

4R

7C138/139

53

52

51

50

49

48

47

46

45

44

27

28

29

30

31

32

33

34

读/写

R

I / O

7R

(1)

GND

图2a。 DPRAM引脚（ 68扁平封装）

（ TOP VIEW ）

注意事项：

在the7C139 1. I / O8R

2. I / O8L在7C139

2

A

10R

A

9R

A

8R

A

7R

A

6R

A

5R

NC

A

11R

OE

R

CE

R

NC

35

36

37

38

39

40

41

42

43

11

10

9

8

7

6

5

4

3

2

1

B11

A

5L

A10

B10

A

7L

A

6L

A9

B9

A

9L

A

8L

A8

B8

A

11L

A

10L

A7

B7

V

DD

NC

A6

B6

NC

A5

B5

NC

CE

L

A4

B4

OE

L

读/写

L

A3

B3

I / O

0L

NC

(2)

A2

B2

I / O

1L

I / O

2L

B1

I / O

3L

C11

A

4L

C10

A

3L

D11

A

2L

D10

A

1L

E11

A

0L

E10

NC

F11

忙

L

F10

GND

G11

M / S

G10

忙

R

7C138/139

C2

I / O

4L

C1

I / O

5L

D2

GND

D1

I / O

6L

E2

I / O

7L

E1

V

DD

F2

GND

F1

I / O

0R

G2

I / O

1R

G1

I / O

2R

K11

A

3R

K10

A

4R

K9

A

7R

K8

A

9R

K7

A

11R

K6

GND

K5

NC

K4

NC

K3

OE

R

H2

J2

K2

V

DD

I / O

4R

I / O

7R

H1

J1

K1

I / O

3R

I / O

5R

I / O

6R

H11

NC

H10

A

0R

J11

A

1R

J10

A

2R

L10

A

5R

L9

A

6R

L8

A

8R

L7

A

10R

L6

NC

L5

NC

L4

CE

R

L3

读/写

R

L2

NC

(1)

A

注意事项：

在the7C139 1. I / O8R

2. I / O8L在7C139

B

C

D

E

F

G

H

J

K

L

图2b ： DPRAM引脚（ 68 PGA ）

（ TOP VIEW ）

引脚名称

左侧端口

I / O

0L-7L(8L)

A

0L-11L

CE

L

OE

L

读/写

L

忙

L

M / S

V

DD

GND

正确的端口

I / O

0R-7R(8R)

A

0R-11R

CE

R

OE

R

读/写

R

忙

R

数据总线输入/输出

地址线

芯片使能

OUTPUT ENABLE

读/写使能

忙标志输入/输出

主机或从机选择

动力

地

描述

3

该UT7C138 / 139由8个或9 4K字的阵列的

双端口SRAM单元的比特的I / O线和地址线，并控制

信号（ CE ， OE ，R / W）。这些控制引脚允许独立

存取以进行读或写操作的任何位置在存储器中。为了处理

同时写入/读取到相同的位置，一个BUSY引脚

提供的每个端口上。与M / S引脚上， UT7C138 / 139可以

功能作为主（ BUSY引脚输出），或作为奴隶

（ BUSY引脚输入）。每个端口具有其自己的

输出使能控制（OE ），它允许数据从读

该设备。

写周期

R / W的小于V组合

IL

（最大值）和CE小于

V

IL

（最大），定义了一个写周期。 OE的状态是“不

关心“的一个写周期。的输出被放置在高

阻抗状态时，无论OE是大于V

IH

（分钟），或

当R / W是小于V

IL

（最大值）。

写操作

写周期1，写所示启用控制访问

图4a中，通过R / W终止写入要高定义

与CE活跃。写脉冲宽度为t定义

PWE

当

写入是由R / W启动的，并以t

SCE

当写操作

通过CE发起去激活。除非输出已

以前放置在高阻抗状态通过OE ，用户

必须等待吨

HZOE

应用数据到8 / 9前

双向引脚I / O （ 0 ： 7/0 ： 8 ），以避免总线冲突。

写所示周期2 ，芯片使能控制访问

图4b中，由写定义终止byCE即将停止。

写脉冲宽度为t定义

PWE

当写操作

由R / W启动的，并以t

SCE

当通过CE发起的写

要积极。对于在R / W所启动的写入，除非该输出具有

先前放置在高阻抗状态通过OE中，

用户必须等待吨

HZWE

应用数据到8 / 9前

双向引脚I / O （ 0 ： 7/0 ： 8 ），以避免总线冲突。

如果一个位置被写入由一个端口，另一端口

试图读取该位置，一个端口到端口的流量通过延迟

之前必须满足的数据被读出的输出。数据会

有效的端口希望阅读的位置（T

BZA

+ t

BDD

）后

的数据被写入其他的端口上（参见图5a ）。

读操作

当读取装置，用户必须断言两者OE和

CE引脚。数据将用T

ACE

CE或T后

美国能源部

OE后

被断言（见图3a和3b ）。

主/从

AM / S插头，以便通过扩大的字宽度设置

配置设备为主机或从机。在BUSY

主输出连接到从繁忙的输入。

从设备的写作必须推迟到以后的BUSY

输入已解决。否则，从器件芯片可以开始一个写入

在争用周期的情况。当作为一个高

输入，所述的M / S引脚允许器件被用作一个主站，并且

因此，占线线是输出。然后，BUSY可以使用

仲裁结果发送给一个奴隶。当作为一个

低投入，在M / S引脚允许器件被用作奴隶，

的，因此，在BUSY引脚为输入。

表1.非争鸣读/写

输入

CE

H

X

L

读/写

X

H

L

X

OE

X

H

L

X

输出

I / O

0-7

高Z

数据输出

DATA IN

---

手术

掉电

I / O线

残

读

写

违法

条件

抗辐射

该UT7C138 / 139采用了特殊的设计和布局

功能允许在高强度辐射的操作

环境。 UTMC已经开发了特殊的低温

处理技术旨在提高总剂量

栅氧化物和场氧化物二者的辐射硬度

在保持电路密度和可靠性。为

瞬时辐射硬度和闭锁免疫力， UTMC

建立在用外延片的所有抗辐射产品

先进的双桶CMOS工艺。此外， UTMC自付

在特别注意电源和接地分布

设计阶段，最大限度地减少剂量率爆冷造成铁路

坍塌。

表2.辐射硬度

设计规范

1

总剂量

LET阈值

中子注量

2

存储设备

断面@ LET

= 120MeV厘米

2

/毫克

1.0E6

85

3.0E14

< 1.376E

-2

(4Kx8)

< 1.548E

-2

(4Kx9)

拉德（SI ）

兆电子伏特厘米

2

/毫克

牛顿/厘米

2

cm

2

注意事项：

1. DPRAM不会闭锁辐射暴露时在推荐

操作条件。

2.未测试的CMOS技术。

4

绝对最大额定值

1

（参考V

SS

)

符号

V

DD

V

I / O

T

英镑

P

D

T

J

Θ

JC

I

参数

直流电源电压

任何引脚电压

储存温度

最大功率耗散

最高结温

2

热阻，结到外壳

3

DC输入电流

范围

-0.5到7.0V

-0.5至（Ⅴ

DD

+ 0.3)V

-65到+ 150°C

2.0W

+150°C

3.3°C/W

±

10毫安

注意事项：

列出的绝对最大额定值之外1.强调可能会造成永久性损坏设备。这是一个压力装置的唯一的评级，并且功能操作

在超出本规范的业务部门所标明的限制，这些或任何其他条件，不推荐。暴露在绝对最大额定值

长时间条件下可能影响器件的可靠性。

老化和稳定的静电寿命期间2的最大结点温度可以提高到+ 175 ℃。

每MIL -STD- 883 3.测试，方法1012 ，无限大的散热器。

推荐工作条件

符号

V

DD

T

C

V

IN

参数

正电源电压

外壳温度范围

直流输入电压

范围

4.5 5.5V

-55到+ 125°C

0V至V

DD

5

标准产品

UT7C138 / 139 4Kx8 / 9抗辐射

双口静态RAM与忙标志

数据表

2002年1月

特点

q

为45nS和55ns最大地址访问时间

q

异步操作与业界的兼容性

标准的4K X 8/9双口静态RAM

q

CMOS兼容输入， TTL / CMOS兼容输出

水平

q

三态双向数据总线

q

较低的工作和待机电流

q

辐射加固工艺和设计;总剂量

辐射测试MIL- STD- 883方法1019

- 总剂量： 1.0E6拉德（SI ）

- 记忆细胞LET阈值： 85兆电子伏特厘米

2

/毫克

q

- 闭锁免疫（ LET >100兆电子伏特厘米

2

/毫克）

QML Q和QML V标准的一部分

封装选项：

- 68引脚扁平封装

- 68针PGA

5伏操作

标准微电路图纸5962-96845

介绍

该UT7C138和UT7C139是高速辐射

硬化的CMOS 4K ×8和4K ×9双端口静态RAM 。

仲裁方案都包括在UT7C138 / 139到上

处理的情况下，当多个处理器访问同一

存储器位置。两个端口提供独立的，

对于异步访问读取和写入操作中的任何位置

内存。该UT7C138 / 139可以用作独立的

三十六分之三十二- Kbit的双口静态RAM或多个设备可以

组合，以便用作，16/ 18位或者更宽的主/

从双口静态RAM 。对于需要应用

深度扩展， BUSY引脚为集电极开路让

有线或电路配置。在M / S引脚设置

实施一十八分之十六位或更宽存储器应用

而不需要单独的主设备和从设备或

额外的分立逻辑。应用领域包括：

处理器间/多处理器设计，通信，

和状态缓存。

每个端口都有独立的控制引脚：芯片使能（ CE ），

读或写使能（ R / W），并输出使能（OE ）。忙

信号，该端口正在尝试访问相同的位置

目前正由其他端口进行访问。

读/写

R

CE

R

OE

R

q

读/写

L

CE

L

OE

L

A

11L

A

10L

I / O

8L

(7C139)

I / O

7L

I / O

0L

忙

L

A

9L

ROW

SELECT

内存

ARRAY

ROW

SELECT

A

11R

A

10R

I / O

8R

(7C139)

COL

SEL

COLUMN

I / O

COLUMN

I / O

COL

SEL

I / O

7R

I / O

0R

忙

R

A

9R

A

0L

M / S

仲裁

A

0R

图1.逻辑框图

NC

(2)

OE

读/写

L

I / O

1L

I / O

0L

A10

L

NC

A11

L

NC

CE

L

NC

V

DD

A9

L

A8

L

63

A7

L

62

9

8

7

6

5

4

3

2

1

68

67

66

65

64

I / O

2L

I / O

3L

I / O

4L

I / O

5L

GND

I / O

6L

I / O

7L

V

DD

GND

I / O

0R

I / O

1R

I / O

2R

V

DD

I / O

3R

I / O

4R

I / O

5R

I / O

6R

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

61

A6

L

60

59

58

57

56

55

54

A

5L

A

4L

A

3L

A

2L

A

1L

A

0L

NC

忙

L

GND

M / S

忙

R

NC

A

0R

A

1R

A

2R

A

3R

A

4R

7C138/139

53

52

51

50

49

48

47

46

45

44

27

28

29

30

31

32

33

34

读/写

R

I / O

7R

(1)

GND

图2a。 DPRAM引脚（ 68扁平封装）

（ TOP VIEW ）

注意事项：

在the7C139 1. I / O8R

2. I / O8L在7C139

2

A

10R

A

9R

A

8R

A

7R

A

6R

A

5R

NC

A

11R

OE

R

CE

R

NC

35

36

37

38

39

40

41

42

43

11

10

9

8

7

6

5

4

3

2

1

B11

A

5L

A10

B10

A

7L

A

6L

A9

B9

A

9L

A

8L

A8

B8

A

11L

A

10L

A7

B7

V

DD

NC

A6

B6

NC

A5

B5

NC

CE

L

A4

B4

OE

L

读/写

L

A3

B3

I / O

0L

NC

(2)

A2

B2

I / O

1L

I / O

2L

B1

I / O

3L

C11

A

4L

C10

A

3L

D11

A

2L

D10

A

1L

E11

A

0L

E10

NC

F11

忙

L

F10

GND

G11

M / S

G10

忙

R

7C138/139

C2

I / O

4L

C1

I / O

5L

D2

GND

D1

I / O

6L

E2

I / O

7L

E1

V

DD

F2

GND

F1

I / O

0R

G2

I / O

1R

G1

I / O

2R

K11

A

3R

K10

A

4R

K9

A

7R

K8

A

9R

K7

A

11R

K6

GND

K5

NC

K4

NC

K3

OE

R

H2

J2

K2

V

DD

I / O

4R

I / O

7R

H1

J1

K1

I / O

3R

I / O

5R

I / O

6R

H11

NC

H10

A

0R

J11

A

1R

J10

A

2R

L10

A

5R

L9

A

6R

L8

A

8R

L7

A

10R

L6

NC

L5

NC

L4

CE

R

L3

读/写

R

L2

NC

(1)

A

注意事项：

在the7C139 1. I / O8R

2. I / O8L在7C139

B

C

D

E

F

G

H

J

K

L

图2b ： DPRAM引脚（ 68 PGA ）

（ TOP VIEW ）

引脚名称

左侧端口

I / O

0L-7L(8L)

A

0L-11L

CE

L

OE

L

读/写

L

忙

L

M / S

V

DD

GND

正确的端口

I / O

0R-7R(8R)

A

0R-11R

CE

R

OE

R

读/写

R

忙

R

数据总线输入/输出

地址线

芯片使能

OUTPUT ENABLE

读/写使能

忙标志输入/输出

主机或从机选择

动力

地

描述

3

该UT7C138 / 139由8个或9 4K字的阵列的

双端口SRAM单元的比特的I / O线和地址线，并控制

信号（ CE ， OE ，R / W）。这些控制引脚允许独立

存取以进行读或写操作的任何位置在存储器中。为了处理

同时写入/读取到相同的位置，一个BUSY引脚

提供的每个端口上。与M / S引脚上， UT7C138 / 139可以

功能作为主（ BUSY引脚输出），或作为奴隶

（ BUSY引脚输入）。每个端口具有其自己的

输出使能控制（OE ），它允许数据从读

该设备。

写周期

R / W的小于V组合

IL

（最大值）和CE小于

V

IL

（最大），定义了一个写周期。 OE的状态是“不

关心“的一个写周期。的输出被放置在高

阻抗状态时，无论OE是大于V

IH

（分钟），或

当R / W是小于V

IL

（最大值）。

写操作

写周期1，写所示启用控制访问

图4a中，通过R / W终止写入要高定义

与CE活跃。写脉冲宽度为t定义

PWE

当

写入是由R / W启动的，并以t

SCE

当写操作

通过CE发起去激活。除非输出已

以前放置在高阻抗状态通过OE ，用户

必须等待吨

HZOE

应用数据到8 / 9前

双向引脚I / O （ 0 ： 7/0 ： 8 ），以避免总线冲突。

写所示周期2 ，芯片使能控制访问

图4b中，由写定义终止byCE即将停止。

写脉冲宽度为t定义

PWE

当写操作

由R / W启动的，并以t

SCE

当通过CE发起的写

要积极。对于在R / W所启动的写入，除非该输出具有

先前放置在高阻抗状态通过OE中，

用户必须等待吨

HZWE

应用数据到8 / 9前

双向引脚I / O （ 0 ： 7/0 ： 8 ），以避免总线冲突。

如果一个位置被写入由一个端口，另一端口

试图读取该位置，一个端口到端口的流量通过延迟

之前必须满足的数据被读出的输出。数据会

有效的端口希望阅读的位置（T

BZA

+ t

BDD

）后

的数据被写入其他的端口上（参见图5a ）。

读操作

当读取装置，用户必须断言两者OE和

CE引脚。数据将用T

ACE

CE或T后

美国能源部

OE后

被断言（见图3a和3b ）。

主/从

AM / S插头，以便通过扩大的字宽度设置

配置设备为主机或从机。在BUSY

主输出连接到从繁忙的输入。

从设备的写作必须推迟到以后的BUSY

输入已解决。否则，从器件芯片可以开始一个写入

在争用周期的情况。当作为一个高

输入，所述的M / S引脚允许器件被用作一个主站，并且

因此，占线线是输出。然后，BUSY可以使用

仲裁结果发送给一个奴隶。当作为一个

低投入，在M / S引脚允许器件被用作奴隶，

的，因此，在BUSY引脚为输入。

表1.非争鸣读/写

输入

CE

H

X

L

读/写

X

H

L

X

OE

X

H

L

X

输出

I / O

0-7

高Z

数据输出

DATA IN

---

手术

掉电

I / O线

残

读

写

违法

条件

抗辐射

该UT7C138 / 139采用了特殊的设计和布局

功能允许在高强度辐射的操作

环境。 UTMC已经开发了特殊的低温

处理技术旨在提高总剂量

栅氧化物和场氧化物二者的辐射硬度

在保持电路密度和可靠性。为

瞬时辐射硬度和闭锁免疫力， UTMC

建立在用外延片的所有抗辐射产品

先进的双桶CMOS工艺。此外， UTMC自付

在特别注意电源和接地分布

设计阶段，最大限度地减少剂量率爆冷造成铁路

坍塌。

表2.辐射硬度

设计规范

1

总剂量

LET阈值

中子注量

2

存储设备

断面@ LET

= 120MeV厘米

2

/毫克

1.0E6

85

3.0E14

< 1.376E

-2

(4Kx8)

< 1.548E

-2

(4Kx9)

拉德（SI ）

兆电子伏特厘米

2

/毫克

牛顿/厘米

2

cm

2

注意事项：

1. DPRAM不会闭锁辐射暴露时在推荐

操作条件。

2.未测试的CMOS技术。

4

绝对最大额定值

1

（参考V

SS

)

符号

V

DD

V

I / O

T

英镑

P

D

T

J

Θ

JC

I

参数

直流电源电压

任何引脚电压

储存温度

最大功率耗散

最高结温

2

热阻，结到外壳

3

DC输入电流

范围

-0.5到7.0V

-0.5至（Ⅴ

DD

+ 0.3)V

-65到+ 150°C

2.0W

+150°C

3.3°C/W

±

10毫安

注意事项：

列出的绝对最大额定值之外1.强调可能会造成永久性损坏设备。这是一个压力装置的唯一的评级，并且功能操作

在超出本规范的业务部门所标明的限制，这些或任何其他条件，不推荐。暴露在绝对最大额定值

长时间条件下可能影响器件的可靠性。

老化和稳定的静电寿命期间2的最大结点温度可以提高到+ 175 ℃。

每MIL -STD- 883 3.测试，方法1012 ，无限大的散热器。

推荐工作条件

符号

V

DD

T

C

V

IN

参数

正电源电压

外壳温度范围

直流输入电压

范围

4.5 5.5V

-55到+ 125°C

0V至V

DD

5