特点
高性能ULC系列适用于大型CPLD和FPGA
从46K盖茨可达780K盖茨支持
从18 Kb到390 Kbit的DPRAM
兼容赛灵思和Altera公司
针数超过976针
任何针脚匹配
全系列封装： DIP ， SOIC ， LCC / PLCC ， PQFP / TQFP ， BGA ， PGA / PPGA
低静态电流： 0.3 NA /门
提供商业级和工业级
0.35微米的CMOS冲压，图3和4的金属层
库优化的合成，平面图&可测性
生成（ATPG ）
高速性能：
- 150 ps的典型栅极延迟@ 3.3V
- 典型的600 MHz的切换频率@ 3.3V
- 典型的360 MHz的切换频率@ 2.5V
高系统频率偏移控制：
- 时钟树综合软件
低功耗：
– 0.25
W /门/ MHz的@ 3.3V
– 0.18
W
/门/ MHz的@ 2.5V
上电复位（内部）
标准2，图4 ，图6， 8,10 ， 12和18毫安I / O的
CMOS / TTL / PCI LVCMOS ， LVTTL ， GTL ， HSTL ， LVDS接口
ESD （ 2 KV）和闭锁保护I / O
高噪声& EMC抗干扰性：
- I / O与压摆率控制
- 内部解耦
- 外围&核心之间的信号滤波
厚的氧化矩阵允许符合5V
内部稳压5V 3.3V ->
PLL 0.35微米，集成滤波器
0.35
m
ULC
系列
嵌入式
DPRAM
UA1E
描述
该UA1E系列无限责任公司的非常适合的转化大尺寸的CPLD和
FPGA中。我们可以在一个ULC从18 Kb至390 Kbits的DPRAM和支持
46 Kgates到780 Kgates 。通常，ULC模尺寸比等效小50 ％
FPGA芯片尺寸。双口RAM模块与赛灵思和Altera的FPGA模块兼容。
设备中被实现，高性能CMOS技术的0.35μm
（拉伸）的沟道长度，并且能够支持触发器切换的200个评分
兆赫在3.3V和180 MHz的频率， 2.5V ，并输入到输出的延迟尽可能快地150ps的电压为3.3V 。
在UA1E系列的架构允许许多PLD架构设计师用手工转换效率
tecture和FPGA器件类型具有更高的IO次数。紧凑的RAM单元，一起
大量可用门电路允许的RAM在FPGA中的实现架构设计师用手工
支持此功能的tectures ，以及JTAG边界扫描和扫描路径
测试。
转换到UA1E系列ULC可以提供一个显著降低了操作
当相对于原来的PLD或FPGA的功率。的COM时，这是特别真实
相比许多PLD和CPLD架构的器件，它通常消耗百毫安
以上，即使没有被计时。该UA1E系列具有非常低的待机CON-
0.3nA的消费/门典型的商用温度，这将产生一个
42μA的上一个144000门设计，待机电流。工作消耗了严格的
牧师4319B - ULC -10/03
1
功能时钟频率，这通常导致在50％的功率减小到90％
根据设备上进行比较。
该UA1E系列提供了多种选择输出缓冲器，包括各种驱动器
等级达18毫安。施密特触发器输入也是一种选择。许多技术都
用于改善噪声免疫力和降低EMC辐射，包括：几个不知疲倦
吊灯的电源总线和内部去耦隔离;压摆率限制
输出也可根据需要。
该UA1E系列被设计为允许转换的高性能3.3V器件的
以及2.5V的器件。支持的混合供电的转换也是可能的，从而允许
最佳权衡速度与功耗之间。
阵列组织
表1中。
矩阵
产品型号
USD700
USD594
USD492
USD432
USD384
USD312
USD256
USD228
USD210
USD170
(1)
USD134
(1)
马克斯垫
700
594
492
432
384
312
256
228
210
170
134
KGates
780
590
520
374
300
150
124
98
95
67
33
DPRAM千位
390
230
243
144
99
72
48
38
18
0
0
PLL
4
3
2
2
0
0
2
2
2
0
0
注意：
1.阵列内部稳压器5V -> 3.3V和上电复位。
2
4319B–ULC–12/03
矩阵的例子
图1 。
ATL35_M484E1矩阵与108 DPRAMS和2个PLL的
PLL
DPRAM
PLL
3
4319B–ULC–12/03
图2中。
ATL35_MI34E1矩阵1 voltagte稳压5V - 3V和上电复位
5V - 3V
调节器
POR
架构
该UA1E家庭的基本元素被称为一个小区。一个细胞通常可以实现
之间一到四个FPGA门。细胞被贯穿的核心连续地位于
该器件，布线资源在上面的小区三到四个金属层提供的。
有些细胞堵塞并发生是由于路由，利用将更加显著
用三个金属布线大于2 。在产品外形列出的大小估计
用三个金属层可使用的金额。 I / O单元被设置在每个焊盘，并且可以
配置为输入，输出， I / O的，V
DD
或V
SS
按照要求匹配任何FPGA或
可编程逻辑器件的引脚排列。
为了提高该装置内的噪声抑制，分离V
DD
和V
SS
总线是
所规定的内部单元和I / O单元。
I / O缓冲器接口
I / O灵活性
所有的I / O缓冲器可以被配置为输入，输出，双向，振荡器或电源。一
电平转换器可以位于靠近每个缓冲器。
4
4319B–ULC–12/03
I / O选项
输入
每个输入都可以编程为TTL ， CMOS或施密特触发器，带或不带拉
或下拉电阻。
快速输出缓冲器
快速输出缓冲器能够源出或根据所选择的信宿2至18毫安在3.3V
选项。 36毫安实现的，使用2片。
压摆率可控输出
卜FF器
在这种模式下， p型和n的输出晶体管的命令被延迟，以使它们
从未设置为“ON”同时，导致低的开关电流和低噪声。这些
缓冲区专用于非常高的负载驱动。
该UA1E系列ULC的是完全能够支持高性能的运行在
2.5V或3.3V 。任何给定的ULC设计的性能规格但是，必须
显式地指定为2.5V，3.3V或两者。
为了提高UA1E芯基质的抗噪声能力，几种机制
已在UA1E阵列内部实现。两种类型的保护已
补充： 1 ，以限制I / O缓冲器开关噪声和其他保护I / O缓冲器
对开关噪声从矩阵的到来。
速度和UA1E技术的密度引起大的开关电流尖峰，对
例如，当：
16高电流输出缓冲器同时进行切换，或
70万门的10％转换为1ns内的一个窗口。
2.5V兼容性
电源和噪声
保护
尖锐的边缘和高电流造成在包装某些寄生元件
成为显著。在这个频率范围内，该封装电感和串联电阻
tance应考虑在内。众所周知，一个电感减慢设置
的电流和电压的原因的时间，滴在所述电源线。这些滴
会影响电路本身的行为或扰乱外部应用（接地
反弹） 。
I / O缓冲器开关保护
三功能被实现，以限制通过开关的电流所产生的噪声：
输入和输出缓冲器的电源是分开的。
输出缓冲器的上升和下降时间可以通过一内部控制
调节器。
关于连接在同一电源的缓冲区的数目设计规则
电源线已经实行。
矩阵切换电流
保护
这种噪声干扰是由门大量同时切换造成的。
为实现这一点，而不会影响该电路的功能，三个新的特征有
已添加：
去耦电容器是直接在硅片以减少功率集成
供应下降。
一个供电网络已在基体中得到落实。该解决方案降低
寄生元件如电感和电阻，并构成数
人工V
DD
与地平面。在网络设备中的一个目约
150细胞。
一个低通滤波器具有基体和输入到输出之间被添加
缓冲区。这限制了噪音的传输从地面或在V来
DD
供应经由输出缓冲器的矩阵与外部世界的。
5
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特点
高性能ULC系列适用于大型CPLD和FPGA
从46K盖茨可达780K盖茨支持
从18 Kb到390 Kbit的DPRAM
兼容赛灵思和Altera公司
针数超过976针
任何针脚匹配
全系列封装： DIP ， SOIC ， LCC / PLCC ， PQFP / TQFP ， BGA ， PGA / PPGA
低静态电流： 0.3 NA /门
提供商业级和工业级
0.35微米的CMOS冲压，图3和4的金属层
库优化的合成，平面图&可测性
生成（ATPG ）
高速性能：
- 150 ps的典型栅极延迟@ 3.3V
- 典型的600 MHz的切换频率@ 3.3V
- 典型的360 MHz的切换频率@ 2.5V
高系统频率偏移控制：
- 时钟树综合软件
低功耗：
– 0.25
W /门/ MHz的@ 3.3V
– 0.18
W
/门/ MHz的@ 2.5V
上电复位（内部）
标准2，图4 ，图6， 8,10 ， 12和18毫安I / O的
CMOS / TTL / PCI LVCMOS ， LVTTL ， GTL ， HSTL ， LVDS接口
ESD （ 2 KV）和闭锁保护I / O
高噪声& EMC抗干扰性：
- I / O与压摆率控制
- 内部解耦
- 外围&核心之间的信号滤波
厚的氧化矩阵允许符合5V
内部稳压5V 3.3V ->
PLL 0.35微米，集成滤波器
0.35
m
ULC
系列
嵌入式
DPRAM
UA1E
描述
该UA1E系列无限责任公司的非常适合的转化大尺寸的CPLD和
FPGA中。我们可以在一个ULC从18 Kb至390 Kbits的DPRAM和支持
46 Kgates到780 Kgates 。通常，ULC模尺寸比等效小50 ％
FPGA芯片尺寸。双口RAM模块与赛灵思和Altera的FPGA模块兼容。
设备中被实现，高性能CMOS技术的0.35μm
（拉伸）的沟道长度，并且能够支持触发器切换的200个评分
兆赫在3.3V和180 MHz的频率， 2.5V ，并输入到输出的延迟尽可能快地150ps的电压为3.3V 。
在UA1E系列的架构允许许多PLD架构设计师用手工转换效率
tecture和FPGA器件类型具有更高的IO次数。紧凑的RAM单元，一起
大量可用门电路允许的RAM在FPGA中的实现架构设计师用手工
支持此功能的tectures ，以及JTAG边界扫描和扫描路径
测试。
转换到UA1E系列ULC可以提供一个显著降低了操作
当相对于原来的PLD或FPGA的功率。的COM时，这是特别真实
相比许多PLD和CPLD架构的器件，它通常消耗百毫安
以上，即使没有被计时。该UA1E系列具有非常低的待机CON-
0.3nA的消费/门典型的商用温度，这将产生一个
42μA的上一个144000门设计，待机电流。工作消耗了严格的
牧师4319B - ULC -10/03
1
功能时钟频率，这通常导致在50％的功率减小到90％
根据设备上进行比较。
该UA1E系列提供了多种选择输出缓冲器，包括各种驱动器
等级达18毫安。施密特触发器输入也是一种选择。许多技术都
用于改善噪声免疫力和降低EMC辐射，包括：几个不知疲倦
吊灯的电源总线和内部去耦隔离;压摆率限制
输出也可根据需要。
该UA1E系列被设计为允许转换的高性能3.3V器件的
以及2.5V的器件。支持的混合供电的转换也是可能的，从而允许
最佳权衡速度与功耗之间。
阵列组织
表1中。
矩阵
产品型号
USD700
USD594
USD492
USD432
USD384
USD312
USD256
USD228
USD210
USD170
(1)
USD134
(1)
马克斯垫
700
594
492
432
384
312
256
228
210
170
134
KGates
780
590
520
374
300
150
124
98
95
67
33
DPRAM千位
390
230
243
144
99
72
48
38
18
0
0
PLL
4
3
2
2
0
0
2
2
2
0
0
注意：
1.阵列内部稳压器5V -> 3.3V和上电复位。
2
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矩阵的例子
图1 。
ATL35_M484E1矩阵与108 DPRAMS和2个PLL的
PLL
DPRAM
PLL
3
4319B–ULC–12/03
图2中。
ATL35_MI34E1矩阵1 voltagte稳压5V - 3V和上电复位
5V - 3V
调节器
POR
架构
该UA1E家庭的基本元素被称为一个小区。一个细胞通常可以实现
之间一到四个FPGA门。细胞被贯穿的核心连续地位于
该器件，布线资源在上面的小区三到四个金属层提供的。
有些细胞堵塞并发生是由于路由，利用将更加显著
用三个金属布线大于2 。在产品外形列出的大小估计
用三个金属层可使用的金额。 I / O单元被设置在每个焊盘，并且可以
配置为输入，输出， I / O的，V
DD
或V
SS
按照要求匹配任何FPGA或
可编程逻辑器件的引脚排列。
为了提高该装置内的噪声抑制，分离V
DD
和V
SS
总线是
所规定的内部单元和I / O单元。
I / O缓冲器接口
I / O灵活性
所有的I / O缓冲器可以被配置为输入，输出，双向，振荡器或电源。一
电平转换器可以位于靠近每个缓冲器。
4
4319B–ULC–12/03
I / O选项
输入
每个输入都可以编程为TTL ， CMOS或施密特触发器，带或不带拉
或下拉电阻。
快速输出缓冲器
快速输出缓冲器能够源出或根据所选择的信宿2至18毫安在3.3V
选项。 36毫安实现的，使用2片。
压摆率可控输出
卜FF器
在这种模式下， p型和n的输出晶体管的命令被延迟，以使它们
从未设置为“ON”同时，导致低的开关电流和低噪声。这些
缓冲区专用于非常高的负载驱动。
该UA1E系列ULC的是完全能够支持高性能的运行在
2.5V或3.3V 。任何给定的ULC设计的性能规格但是，必须
显式地指定为2.5V，3.3V或两者。
为了提高UA1E芯基质的抗噪声能力，几种机制
已在UA1E阵列内部实现。两种类型的保护已
补充： 1 ，以限制I / O缓冲器开关噪声和其他保护I / O缓冲器
对开关噪声从矩阵的到来。
速度和UA1E技术的密度引起大的开关电流尖峰，对
例如，当：
16高电流输出缓冲器同时进行切换，或
70万门的10％转换为1ns内的一个窗口。
2.5V兼容性
电源和噪声
保护
尖锐的边缘和高电流造成在包装某些寄生元件
成为显著。在这个频率范围内，该封装电感和串联电阻
tance应考虑在内。众所周知，一个电感减慢设置
的电流和电压的原因的时间，滴在所述电源线。这些滴
会影响电路本身的行为或扰乱外部应用（接地
反弹） 。
I / O缓冲器开关保护
三功能被实现，以限制通过开关的电流所产生的噪声：
输入和输出缓冲器的电源是分开的。
输出缓冲器的上升和下降时间可以通过一内部控制
调节器。
关于连接在同一电源的缓冲区的数目设计规则
电源线已经实行。
矩阵切换电流
保护
这种噪声干扰是由门大量同时切换造成的。
为实现这一点，而不会影响该电路的功能，三个新的特征有
已添加：
去耦电容器是直接在硅片以减少功率集成
供应下降。
一个供电网络已在基体中得到落实。该解决方案降低
寄生元件如电感和电阻，并构成数
人工V
DD
与地平面。在网络设备中的一个目约
150细胞。
一个低通滤波器具有基体和输入到输出之间被添加
缓冲区。这限制了噪音的传输从地面或在V来
DD
供应经由输出缓冲器的矩阵与外部世界的。
5
4319B–ULC–12/03
