初步数据表
MOS集成电路
PD72874
IEEE 1394 OHCI 1.1标准3PORT PHY - LINK单芯片主机控制器
该
PD72874是集成的OHCI -Link和PHY功能集成到一个芯片的LSI 。该
PD72874符合规定
与1394 OHCI规范1.1和IEEE标准1394 -2000规格，以及工程至400 Mbps的。
它使设计紧凑，适用于PC和PC卡应用。
特点
符合链路层服务在1394开放式主机控制器接口规范版本1.1中定义
符合物理层服务作为IEEE标准1394 -2000定义
提供三种线缆端口在100/200/400 Mbps的
超低功耗物理层
符合协议的增强作为IEEE Std1394a -2000定义
模块化的32位主机接口符合PCI规范2.2版
支持PCI总线电源管理接口规范1.1版
模块化的32位主机接口兼容卡总线规范
循环主同步和资源管理能力
内置的FIFO中，以等时传输（2048字节） ，异步传输（2048字节） ，和接收（ 3072
字节）
支持D0 ， D1 ， D2 ， D3hot
支持唤醒从D3COLD功能
32位CRC生成和校验接收/发送数据包
4同步传输的DMA和4个同步接收支持的DMA
32位DMA通道的物理内存读/写
时钟产生由24.576 MHz的震荡器
2线串行EEPROM
TM
接口支持
独立的电源连接器和PHY
从串行EEPROM中的Cardbus模式可编程延时定时器（ CARD_ON = 1 ）
订购信息
产品型号
包
120引脚塑料TQFP （细间距） （ 14× 14 ）
PD72874GC-YEB
本文档中的信息如有更改，恕不另行通知。使用本文档，请前
证实，这是最新版本。
不是所有的设备/类型在每个国家都可用。请与当地的NEC代表检查
供应及其他信息。
一号文件S15306EJ2V0DS00 （第2版）
发布日期2002年4月NS CP （ K）
日本印刷
商标
表示主要修改点。
2001
PD72874
引脚配置（顶视图）
120引脚塑料TQFP （细间距） （ 14× 14 ）
PD72874GC-YEB
GND
CARD_ON
GROM_EN
GROM_SCL
GROM_SDA
集成电路（L）的
D3CSUP
GND
P_AV
DD
TpBias2
TpA2p
TpA2n
TpB2p
TpB2n
GND
TpA1p
TpA1n
TpB1p
TpB1n
TpA0p
TpA0n
TpB0p
TpB0n
TpBias1
TpBias0
P_AV
DD
GND
CPS
RI1
RI0
L_V
DD
CLKRUN
PME
INTA
PRST
PCLK
GNT
REQ
AD31
AD30
GND
AD29
AD28
L_V
DD
AD27
AD26
AD25
AD24
PCI_V
DD
GND
CBE3
IDSEL
AD23
AD22
L_V
DD
AD21
AD20
AD19
AD18
GND
120
119
118
117
116
115
114
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P_AV
DD
GND
XO
XI
P_AV
DD
IC （ N）
GND
GND
P_DV
DD
P_RESET
集成电路（L）的
P_DV
DD
集成电路（L）的
集成电路（L）的
集成电路（L）的
集成电路（H）的
RSMRST
P_DV
DD
PC2
PC1
PC0
GND
AD0
AD1
AD2
AD3
L_V
DD
AD4
AD5
GND
4
L_V
DD
AD17
AD16
CBE2
FRAME
IRDY
TRDY
GND
DEVSEL
停止
PERR
SERR
L_V
DD
PAR
CBE1
GND
AD15
AD14
AD13
AD12
L_V
DD
AD11
AD10
GND
AD9
AD8
CBE0
AD7
AD6
PCI_V
DD
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PD72874
引脚名称
AD0至AD31 ： PCI复用的地址和数据
CARD_ON ： PCI /卡选择
CBE0到
CBE3
CLKRUN
CPS
D3CSUP
DEVSEL
FRAME
GND
GNT
： PCICLK运行
：电缆电源状态输入
： D3COLD支持
：设备选择
：周期框架
： GND
： Bus_master格兰特
：命令/字节使能
P_AV
DD
P_DV
DD
P_RESET
REQ
RI0
RI1
RSMRST
SERR
停止
TpA0n
TpA0p
TpA1n
TpA1p
TpA2n
TpA2p
TpB0n
TpB0p
TpB1n
TpB1p
TpB2n
TpB2p
TpBias0
TpBias1
TpBias2
TRDY
XI
XO
： PHY模拟V
DD
： PHY数字V
DD
：上电复位输入PHY电源
： Bus_master请求
： Resistor0的参考电流设置
： Resistor1的参考电流设置
：简历复位
：系统错误
： PCI停止
：端口1双绞线的负输入/输出
：端口1双绞线正输入/输出
：端口2双绞线的负输入/输出
：端口2双绞线正输入/输出
：端口3双绞线的负输入/输出
：端口3双绞线正输入/输出
：端口1双绞线B负输入/输出
：端口1双绞线B正输入/输出
：端口2双绞线B负输入/输出
：端口2双绞线B正输入/输出
：端口3双绞线B负输入/输出
：端口3双绞线B正输入/输出
：端口1双绞线偏置电压输出
：端口2双绞线偏置电压输出
：端口3双绞线偏置电压输出
：目标就绪
：震荡器十一
：震荡器XO
GROM_EN ：串行EEPROM启用
GROM_SCL ：串行EEPROM时钟输出
GROM_SDA ：串行EEPROM的数据输入/输出
集成电路（H）的
集成电路（L）的
IC （ N）
IDSEL
INTA
IRDY
L_V
DD
PAR
PC0到PC2
PCI_V
DD
PCLK
PERR
PME
PRST
：内部连接（高钳位）
：内部连接（低钳位）
：内部连接（开放）
： ID选择
：中断
：发起就绪
: V
DD
用于连接数码核心和连接的I / O
：奇偶
：电源输入级
: V
DD
对于PCI I / O的
： PCI时钟
：奇偶校验错误
： PME输出
：复位
初步数据表S15306EJ2V0DS
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初步数据表
MOS集成电路
PD72874
IEEE 1394 OHCI 1.1标准3PORT PHY - LINK单芯片主机控制器
该
PD72874是集成的OHCI -Link和PHY功能集成到一个芯片的LSI 。该
PD72874符合规定
与1394 OHCI规范1.1和IEEE标准1394 -2000规格，以及工程至400 Mbps的。
它使设计紧凑，适用于PC和PC卡应用。
特点
符合链路层服务在1394开放式主机控制器接口规范版本1.1中定义
符合物理层服务作为IEEE标准1394 -2000定义
提供三种线缆端口在100/200/400 Mbps的
超低功耗物理层
符合协议的增强作为IEEE Std1394a -2000定义
模块化的32位主机接口符合PCI规范2.2版
支持PCI总线电源管理接口规范1.1版
模块化的32位主机接口兼容卡总线规范
循环主同步和资源管理能力
内置的FIFO中，以等时传输（2048字节） ，异步传输（2048字节） ，和接收（ 3072
字节）
支持D0 ， D1 ， D2 ， D3hot
支持唤醒从D3COLD功能
32位CRC生成和校验接收/发送数据包
4同步传输的DMA和4个同步接收支持的DMA
32位DMA通道的物理内存读/写
时钟产生由24.576 MHz的震荡器
2线串行EEPROM
TM
接口支持
独立的电源连接器和PHY
从串行EEPROM中的Cardbus模式可编程延时定时器（ CARD_ON = 1 ）
订购信息
产品型号
包
120引脚塑料TQFP （细间距） （ 14× 14 ）
PD72874GC-YEB
本文档中的信息如有更改，恕不另行通知。使用本文档，请前
证实，这是最新版本。
不是所有的设备/类型在每个国家都可用。请与当地的NEC代表检查
供应及其他信息。
一号文件S15306EJ2V0DS00 （第2版）
发布日期2002年4月NS CP （ K）
日本印刷
商标
表示主要修改点。
2001
PD72874
引脚配置（顶视图）
120引脚塑料TQFP （细间距） （ 14× 14 ）
PD72874GC-YEB
GND
CARD_ON
GROM_EN
GROM_SCL
GROM_SDA
集成电路（L）的
D3CSUP
GND
P_AV
DD
TpBias2
TpA2p
TpA2n
TpB2p
TpB2n
GND
TpA1p
TpA1n
TpB1p
TpB1n
TpA0p
TpA0n
TpB0p
TpB0n
TpBias1
TpBias0
P_AV
DD
GND
CPS
RI1
RI0
L_V
DD
CLKRUN
PME
INTA
PRST
PCLK
GNT
REQ
AD31
AD30
GND
AD29
AD28
L_V
DD
AD27
AD26
AD25
AD24
PCI_V
DD
GND
CBE3
IDSEL
AD23
AD22
L_V
DD
AD21
AD20
AD19
AD18
GND
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P_AV
DD
GND
XO
XI
P_AV
DD
IC （ N）
GND
GND
P_DV
DD
P_RESET
集成电路（L）的
P_DV
DD
集成电路（L）的
集成电路（L）的
集成电路（L）的
集成电路（H）的
RSMRST
P_DV
DD
PC2
PC1
PC0
GND
AD0
AD1
AD2
AD3
L_V
DD
AD4
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GND
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L_V
DD
AD17
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CBE2
FRAME
IRDY
TRDY
GND
DEVSEL
停止
PERR
SERR
L_V
DD
PAR
CBE1
GND
AD15
AD14
AD13
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L_V
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CBE0
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PD72874
引脚名称
AD0至AD31 ： PCI复用的地址和数据
CARD_ON ： PCI /卡选择
CBE0到
CBE3
CLKRUN
CPS
D3CSUP
DEVSEL
FRAME
GND
GNT
： PCICLK运行
：电缆电源状态输入
： D3COLD支持
：设备选择
：周期框架
： GND
： Bus_master格兰特
：命令/字节使能
P_AV
DD
P_DV
DD
P_RESET
REQ
RI0
RI1
RSMRST
SERR
停止
TpA0n
TpA0p
TpA1n
TpA1p
TpA2n
TpA2p
TpB0n
TpB0p
TpB1n
TpB1p
TpB2n
TpB2p
TpBias0
TpBias1
TpBias2
TRDY
XI
XO
： PHY模拟V
DD
： PHY数字V
DD
：上电复位输入PHY电源
： Bus_master请求
： Resistor0的参考电流设置
： Resistor1的参考电流设置
：简历复位
：系统错误
： PCI停止
：端口1双绞线的负输入/输出
：端口1双绞线正输入/输出
：端口2双绞线的负输入/输出
：端口2双绞线正输入/输出
：端口3双绞线的负输入/输出
：端口3双绞线正输入/输出
：端口1双绞线B负输入/输出
：端口1双绞线B正输入/输出
：端口2双绞线B负输入/输出
：端口2双绞线B正输入/输出
：端口3双绞线B负输入/输出
：端口3双绞线B正输入/输出
：端口1双绞线偏置电压输出
：端口2双绞线偏置电压输出
：端口3双绞线偏置电压输出
：目标就绪
：震荡器十一
：震荡器XO
GROM_EN ：串行EEPROM启用
GROM_SCL ：串行EEPROM时钟输出
GROM_SDA ：串行EEPROM的数据输入/输出
集成电路（H）的
集成电路（L）的
IC （ N）
IDSEL
INTA
IRDY
L_V
DD
PAR
PC0到PC2
PCI_V
DD
PCLK
PERR
PME
PRST
：内部连接（高钳位）
：内部连接（低钳位）
：内部连接（开放）
： ID选择
：中断
：发起就绪
: V
DD
用于连接数码核心和连接的I / O
：奇偶
：电源输入级
: V
DD
对于PCI I / O的
： PCI时钟
：奇偶校验错误
： PME输出
：复位
初步数据表S15306EJ2V0DS
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