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数据表
MOS集成电路
PD6376
音频，2路16位D / A转换器
该
PD6376是一款音频2通道16位D / A转换器。
该
PD6376具有低声音质量的劣化通过采用电阻串结构和零点偏移量，
和低功耗是使用CMOS工艺。它运行在一个5 V单电源供电，并且它的引脚
兼容
PD6372时，引脚1为低电平或开路。
特点
- 5 V单电源供电
CMOS结构
片上输出运算放大器电路
片零点偏置电路
电阻串配置
8 f
S
（2声道
×
400千赫）的支持
片2通道DAC
L-R的同相输出
订购信息
产品型号
包
16引脚塑料SOP （ 300万）
PD6376GS
本文档中的信息如有更改，恕不另行通知。
一号文件S12799EJ5V0DS00 （第5版）
（上一页编号IC - 2531 ）
发布日期1997年月
日本印刷
商标
表示主要修改点。
1991
PD6376
框图
数字电源模块
模拟电源模块
10 L.REF
主DAC
11 L.OUT
移位寄存器
LATCH
LRCK / WDCK 13
LRSEL / RSI 14
SI / LSI 15
CLK 16
4/8 f
S
SEL 1
子DAC
定时
发电机
子DAC
6 R.OUT
主DAC
9 R.REF
D.GND 2
3
NC
4
D.V
DD
5
12
7
8
A.V
DD
A.GND
2
PD6376
引脚配置（顶视图）
16引脚塑料SOP （ 300万）
4/8 f
S
SEL
D.GND
NC
D.V
DD
A.GND
R.OUT
A.V
DD
A.V
DD
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
CLK
SI / LSI
LRSEL / RSI
LRCK / WDCK
A.GND
l.OUT
L.REF
R.REF
3
PD6376
1.引脚功能
PIN号
1
符号
4/8 f
S
SEL
名字
I / O
输入
功能
当该引脚为低电平或叶开放，L -CH数据和R-CH
数据输入时分从引脚15 。
当该引脚为高电平，L -CH数据从引脚15输入，并
R-CH数据从引脚14输入。
（上拉下来IC与100 kΩ电阻）
2
3
4
5
6
7
8
9
10
11
12
13
D.GND
NC
D.V
DD
A.GND
R.OUT
A.V
DD
A.V
DD
R.REF
L.REF
l.OUT
A.GND
LRCK / WDCK
数字GND
无连接
数字V
DD
模拟GND
R- CH输出
模拟V
DD
模拟V
DD
R-CH基准电压源
L- CH基准电压源
L- CH输出
模拟GND
左/右时钟
字时钟
产量
––
输入
––
参考电压引脚。通常连接到A GND
经由电容低阻抗
左模拟信号输出引脚
模拟模块的GND引脚
当1脚为低电平或叶开放：
功能为L -R判断信号输入引脚。
当1脚为高电平：
功能作为输入数据字判断信号输入引脚。
14
LRSEL / RSI
左/右选择
R-CH系列输入
输入
当1脚为低电平或叶开放：
功能引脚来选择LR极性LRCK信号。
当LRCK信号为高电平，设置LRSEL引脚为低输入
L- CH数据;当LRCK信号为低电平，设置LRSEL引脚来
高输入L- CH数据。
当1脚为高电平：
功能为R -CH串行数据输入引脚。
15
SI / LSI
输入系列
L- CH系列输入
输入
当1脚为低电平或打开：
函数为L - ch和R-CH串行数据输入管脚
交替进行。
当1脚为高电平：
功能为L -CH串行数据输入引脚。
16
CLK
时钟
输入
输入引脚串行输入数据的读时钟
––
––
––
––
产量
––
逻辑块的GND引脚
未连接到内部芯片
电源引脚为逻辑块
GND引脚连接到模拟模块
正确的模拟信号输出引脚
电源引脚，以模拟模块
4
PD6376
2.输入信号格式
输入数据必须输入为2的补码， MSB优先。
2的补码是表达两种正数和负数二进制数的方法。看
在下表中。
2的补码
（MSB）
0111
0111
1111
1111
······
1111
1111
（ LSB ）
1111
1110
L.OUT ， R.OUT引脚电压典型值。 （V ）
（参考值）
记
2.6
··················
十进制数
+32767
+32766
······
0000
0000
1111
0000
0000
1111
······
0000
0000
1111
0001
0000
1111
+1
0
–1
······
1.6
··················
1000
1000
0000
0000
0000
0000
0001
0000
–32767
–32768
0.6
记
当A.V
DD
= 5.0 V
值的差异取决于IC制造变化，电源电压的波动，并且环境温度。
同步的（SI ，LSI， RSI）的数据位划界和LRCK ， WDCK反向定时的下降沿
CLK 。
CLK需要的采样数据之间的16个时钟周期（16位）的输入端。此外，使时间间隔1位相同
为1个时钟周期。
5
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