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集成电路

数据表

UDA1330ATS

低价位立体声DAC过滤器

初步speci fi cation

取代1999年的数据12月20日

在集成电路， IC01文件

2000年04月18

飞利浦半导体

初步speci fi cation

低成本立体声滤波器DAC

特点

一般

低功耗

电源电压为2.7 5.5 V

通过L3单片机的接口或者通过可选的控制

静态引脚控制

256f系统时钟频率

, 384f

和512F

通过L3接口或256f可选

和384f

通过静态

引脚控制

支持采样频率（F

）从16到55千赫

集成的数字滤波器加上非反相

数位类比转换器（ DAC ）

所需的DAC没有模拟连接后滤波

从模式只能应用

简单的应用程序

小尺寸封装（ SSOP16 ）

TTL宽容输入垫

引脚和功能与UDA1320ATS兼容。

多格式输入接口

L3模式：

MSB对齐或LSB对齐

16，18和20位格式兼容

S-总线，

静态销模式：我

S-总线和LSB对齐

16，18和20位格式兼容

输入格式的数据速率。

DAC的数字声音处理

在L3模式对数数字音量控制

数字去重为32 ， 44.1和48 kHz采样

在L3模式或44.1 kHz采样频率的频率

在静态模式下针

无论是在静态销模式和L3模式软静音控制。

先进的音频CON组fi guration

立体声线路输出（在L3模式音量控制）

高线性度，宽动态范围和低失真。

订购信息

包

类型编号

名字

UDA1330ATS

SSOP16

描述

UDA1330ATS

应用

PC音频应用

汽车收音机应用。

概述

该UDA1330ATS是一款单芯片立体声DAC用人

比特流转换技术。

该UDA1330ATS支持我

S-总线与数据格式

高达20位的字长，最高位对齐的数据格式

具有高达20比特的字长度和LSB对齐

串行数据格式为16 ， 18和20位字长。

该UDA1330ATS可以在两种模式下使用： L3模式或

静态销模式。

在L3模式下，所有的数字声音处理功能，必须

通过L3接口进行控制，其中包括的选择

系统时钟设置。

在两个静态模式中， UDA1330ATS可

在256f操作

和384f

系统时钟模式。

静音，去加重为44.1 kHz和4个数字输入

格式（我

S-总线或LSB对齐， 16，18，和20比特）可以

通过静电销来选择。 L3接口不能

在此应用模式中使用，所以音量控制是不

在该模式下。

VERSION

SOT369-1

塑料小外形封装; 16线索;体宽4.4毫米

2000年04月18

飞利浦半导体

初步speci fi cation

低成本立体声滤波器DAC

快速参考数据

符号

耗材

DDA

DDD

DDA

DAC的模拟电源电压

数字电源电压

DAC模拟电源电流

DDA

= 5.0 V

操作

掉电

DDA

= 3.3 V

操作

掉电

DDD

AMB

O（ RMS）

（ THD + N） / S

S / N

O（ RMS）

（ THD + N） / S

S / N

数字电源电流

环境温度

输出电压（有效值）

总谐波失真加噪声到

信号比

信噪比

声道分离

输出电压（有效值）

总谐波失真加噪声到

信号比

信噪比

声道分离

注1

在0dB

分贝; A计权

代码= 0 ; A计权

注1

在0dB

分贝; A计权

代码= 0 ; A计权

DDD

= 5.0 V

DDD

= 3.3 V

数字 - 模拟转换器（Ⅴ

DDA

= V

DDD

= 5.0 V)

播放模式

DDA

= V

DDD

= 5.0 V

DDA

= V

DDD

= 3.3 V

记

1.输出电压呈线性变化的电源电压。

2.7

参数

条件

分钟。

UDA1330ATS

典型值。

马克斯。

单位

5.0

9.5

400

7.0

250

5.5

3.0

1.45

+100

100

1.0

100

5.5

+85

°C

数字 - 模拟转换器（Ⅴ

DDA

= V

DDD

= 3.3 V)

功耗

2000年04月18

飞利浦半导体

初步speci fi cation

低成本立体声滤波器DAC

框图

UDA1330ATS

手册，全页宽

VDDD

VSSD

APPSEL

APPL0

APPL1

APPL2

APPL3

BCK

DATAI

数字接口

控制

接口

UDA1330ATS

音量/静音/去加重

系统时钟

插值滤波器

噪声整形

VOUTL

DAC

VOUTR

VDDA

VSSA

VREF （ DAC ）

MGL401

图1框图。

钉扎

符号

BCK

DATAI

DDD

SSD

系统时钟

APPSEL

APPL3

APPL2

APPL1

APPL0

REF （ DAC ）

DDA

VOUTL

SSA

VOUTR

2000年04月18

针

描述

位时钟输入

单词选择输入

手册， halfpage

数据输入

数字电源电压

数字地

系统时钟输入： 256f

, 384f

和512F

应用模式选择输入

应用程序输入3

应用程序的输入2

应用程序的输入1

应用程序输入0

DAC参考电压

模拟电源电压DAC

左声道输出

模拟地

右声道输出

BCK 1

WS 2

DATAI 3

VDDD 4

UDA1330ATS

5 VSSD

SYSCLK 6

APPSEL 7

APPL3 8

MGL402

16 VOUTR

15 VSSA

14 VOUTL

13 VDDA

12 VREF （ DAC ）

11 APPL0

10 APPL1

APPL2

图2引脚配置。

飞利浦半导体

初步speci fi cation

低成本立体声滤波器DAC

功能说明

系统时钟

该UDA1330ATS只能工作于从机模式。

因此，在所有应用中的系统设备必须

提供系统时钟。该系统频率（f

SYS

）是

可选择的和依赖于应用的模式。该

选项有： 256f

, 384f

和512F

对于L3模式和

256f

或384f

对于静态销模式。系统时钟

必须被锁定在频率到所述数字接口输入

信号。

该UDA1330ATS支持从采样频率

16至55千赫。

应用模式

应用模式可与三电平被设置

销APPSEL （见表1）：

L3模式

静态销模式和f

SYS

= 384f

静态销模式和f

SYS

= 256f

表1

选择应用模式和系统时钟

通过引脚APPSEL频率

模式

L3模式

静态销模式

SYS

256f

, 384f

或512F

384f

256f

UDA1330ATS

在三层模式时，销APPL0必须被置为LOW 。它应该

应当注意，当L3模式被使用时，初始化

当IC上电时，必须执行。

多格式输入接口

ATA FORMATS

该UDA1330ATS的数字接口支持多个

格式输入端（见图3）。

左侧和右侧的数据的信道字进行时间复用。

对WS信号必须对所有50％占空因数

LSB对齐格式。

在BCK时钟可以高达64f的

或者换句话说

BCK频率为64次的字选择（ WS ）

频率或更少：F

BCK

≤

重要提示：

在WS边必须落在下降沿

在BCK在任何时候都为数字的正确操作

界面。

该UDA1330ATS也接受双倍速数据

双倍速数据监控的目的

模式

该模式支持以下格式输入：

具有高达20位的数据字长度的S-总线格式

同的数据字长度高达20位的MSB对齐的格式

随着数据字长LSB对齐格式

16，18或20比特。

TATIC引脚模式

该模式支持以下格式输入：

具有高达20位的数据字长度的S-总线格式

随着数据字长LSB对齐格式

16，18或20比特。

这四种格式是通过静态PIN码可选

SF0和SF1 （见表3）。

表3

使用SF0和SF1输入格式选择

格式

S-巴士

LSB - JUSTI网络编16位

LSB - JUSTI网络编18位

LSB - JUSTI网络编20位

SF0

SF1

电压

PIN APPSEL

SSD

0.5V

DDD

一个应用程序的输入引脚的功能（高电平有效）

取决于具体的应用模式（见表2）。

表2

应用程序的输入引脚的功能

功能

针

L3模式

APPL0

APPL1

APPL2

APPL3

TEST

L3CLOCK

L3MODE

L3DATA

静态销模式

MUTE（静音）

DEEM

SF0

SF1

例如，在静态销模式的输出信号可以

可以通过软脚APPL0设置为HIGH静音。

去加重可以接通为44.1千赫通过设置

销APPL1到高;销APPL1设置将禁止

去加重。

2000年04月18