时钟输出的晶体频率的,这可以被用来驱动外部逻辑或微处理器的缓冲版本。频率
是可编程的直通引脚9 ( CLK0 )和10( CLK1 ),如下:
Clk0
0
1
0
1
Clk1
0
0
1
1
CLK
OUT
0
fc/4
fc/8
fc/16
5
CLK
OUT
注: FC = (晶振频率)
6
V
DDPA
电源电压为功率放大器。
旁路尽可能接近到销与.01μF和220pF电容器。
包络整形输出控制在ASK模式下功放的开/关斜坡时间。这减小了输出的频谱宽度
当调制信号。放置在串联一个小电阻与输出,在尽可能靠近芯片,以减少电路寄生,
使输出功率的控制权。电位计可以用来调整输出功率到所需电平。旁路尽可能靠近
脚尽可能用为680pF和220pF电容。
7
ES
OUT
注:通过使用ES
OUT
脚有大约在最大输出功率0.6分贝下降。
频谱整形/输出功率调整
在ES
OUT
销(7)可以具有双重功能。使用ES的
OUT
销将允许较软的导通/关断导致功率放大器的
减小频谱的ASK信号的扩频。插入ES之间的串联电阻
OUT
销和上拉电感将允许
调整载流子的输出功率。通常5K欧姆或更小的电阻将允许调整向下到-10dBm 。
包络整形电阻允许在ASK模式/关断功放一转。
功放输出。 - 需要一个直流通路到电源电压,通串联电感器可以是输出匹配的部分
互联到天线
8
PA
OUT
功率放大器
功放是一个漏极开路, C类放大器在PA最佳阻抗
OUT
约250欧姆(引脚8) 。匹配网络可以
优化输出来驱动典型50欧姆的天线。输出匹配网络的元件值被显示在
典型
应用电路
(第四节) 。此外,在抑制载波谐波匹配网络辅助工具,以帮助符合性测试。
查看详情接脚5
频偏配置引脚设定偏差FSK模式下所需的数据的逻辑状态之间的量。频率偏差
通过如下销13 ,12, 11进行编程:
开发
.125 X最大
.250 X最大
.375 X最大
0.500 X最大
.625 X最大
.750 X最大
0.875 X最大
最大
开发2
0
0
0
0
1
1
1
1
开发1
0
0
1
1
0
0
1
1
开发0
0
1
0
1
0
1
0
1
10, 9
Clk[1..0]
13, 12, 11
FreqDev[2..0]
注:偏差值大约为正确加载晶体。水晶的特性和负载会有所不同与其他厂商。
14
Xtal1
外部晶振输入1给出3pF的一个电容到GND在ASK和FSK (数据
IN
= 0V)时的模式。附加电路寄生添加到
封装电容从而增加了提交负荷约4.5pF的。
外部晶振输入2给出3pF的一个电容到GND在ASK和FSK (数据
IN
= 0V)时的模式。附加电路寄生添加到
封装电容从而增加了提交负荷约4.5pF的。
外部参考输入使得能够施加一个自定义的频率,以获得期望的发射频率。悬空XTAL1输入必须
绕过一个.01μF电容和附加.01μF串联电容应该添加到外部基准输入。
晶体参考
晶体驱动电路中的TXC100旨在提出一个3pF的负载GND为参考晶体。包括PCB寄生
电容,这会增加至约4.5pF的。在ASK模式下,充分3pF的负载被施加到晶体使其振荡所需的
频率。在FSK模式时, 3pF的载荷的一部分响应于数据的逻辑“高”加到数据被删除
IN
(引脚2)和所述
可编程频率偏差销DEV [0..2] ( 13,12,11 ) 。对于较大的频率偏移用的晶体具有较大的动生
电容或减小PCB的寄生电容尽可能地。
注:使用晶体具有相同负载电容是由TXC100呈现。如果不是这样,额外的匹配将是
要达到期望的载波频率和所添加的匹配将降低所需的FSK偏差。
地面上。连接到系统地。
16
GND
注:裸露接地焊盘是功放接地。它必须被连接到系统接地通的低电感路径。
15
Xtal2/REF
IN
4 11