【FEATURES基于SPARC V7高性能RISC架构整数单元优化整合六十四分之三十二位浮点单元片上】,IC型号TSC695F-25SASB,TSC695F-25SASB PDF资料,TSC695F-25SASB经销商,ic,电子元器件-51电子网

EATURES

基于SPARC V7高性能RISC架构整数单元

优化整合六十四分之三十二位浮点单元

片上外设

- EDAC和奇偶校验发生器和校验器

- 存储器接口

片选信号发生器

等待状态产生

存储器保护

- DMA仲裁器

- 定时器

通用定时器（ GPT ）

实时时钟定时器（ RTCT ）

看门狗定时器（ WDT ）

- 中断控制器与5外部输入

- 通用接口（ GPI ）

- 双UART

速度优化的代码RAM接口

8位或40位引导PROM （闪存）接口

IEEE 1149.1测试访问端口（ TAP）的调试和测试目的

全静态设计

性能： 12 MIPS / 3 MFLOPS （双精度）在SYSCLK = 15MHz的

核心功耗： 1.0W典型值。在20 MIPS / 0.7W典型值。速度为10 MIPS

经营范围： 4.5V至5.5V

(1)

-55 ° C至+ 125°C

总剂量辐射能力（参数和功能）： 300 KRADs （SI ）

SEU事件发生率优于3 E- 8错误/分量/天（最坏情况）

闭锁抗扰度优于（ LET） 100兆电子伏特厘米

/毫克

质量等级： ESA SCC ， QML Q或V

包装： 256 MQFPF ;裸模

1.对于3.3V的能力上看到爱特梅尔网站TSC695FL数据表。

抗辐射32位

SPARC

嵌入式

处理器

TSC695F

注意：

描述

该TSC695F （ ERC32单芯片）是一款高度集成，高性能的32位

RISC嵌入式处理器实现SPARC V7架构规范。它

已开发与ESA （欧洲航天局）的支持，

提供了嵌入式领域应用的一个完整的开发环境。

所述处理器使用爱特梅尔为0.5μm耐辐射（制

≥

300

KRADs （Si）的）的CMOS增强处理（ RTP）。它已被专门设计用于

空间，因为它具有片上并发瞬时和永久的错误检测。

该TSC695F包括一个片上整数单元（ IU ），浮点单元（ FPU ），一

内存控制器和DMA仲裁器。用于实时应用中， TSC695F报价

高的安全监视，两个定时器，一个中断控制器，并行和串行接口

面对。容错是通过奇偶校验内部/外部总线和支持

EDAC的外部数据总线上。设计是一个支持高度可测试

片上调试器（ OCD ），并通过JTAG接口的边界扫描。

牧师4118H - AERO - 6月3日

框图

图1 。

TSC695F框图

龙头

32-bit

整

单位

DMA

ARBITER

ACCESS

调节器

等待状态

调节器

地址

接口

EDAC

通用

接口

UART B

一个UART

打断

调节器

奇偶

将军/检查。

DMA Ctrl键

时钟

＆放大器;

奇偶

RESET

将军/清洁香港。

Managt

32/64-bit

浮点数

单位

奇偶

将军/清洁香港。

纪念品Ctrl键

就绪/忙

添加+尺寸+ ASI

错误

Managt

通用

定时器

实时时钟

定时器

观看

狗

数据+校验位

平价

GPI位

RXD，TXD

中断

引脚说明

表1中。

引脚说明

信号

RA [31：0 ]

RAPAR

拉西[3 ：0]的

RSIZE [1 ：0]的

RASPAR

CPAR

D[31:0]

CB [6：0 ]

DPAR

RLDSTO

ALE

DXFER

LOCK

WRT

MHOLD

MDS

MEXC

PROM8

BA [ 1：0]

ROMCS

ROMWRT

MEMCS [9：0 ]

MEMWR

TYPE

I / O ，

I / O

对于引脚分配，是指包款。

活跃

描述

32位注册地址总线

输出缓冲器： 400 pF的

MHOLD + FHOLD

+ BHOLD + FCCV

输出缓冲器： 400 pF的

高

注册地址总线奇偶校验

4位注册地址空间标识符

2位注册总线交易规模

高

注册ASI和大小奇偶

控制总线奇偶校验

32位数据总线

7位校验位总线

高

低

高

低

高

低

数据总线奇偶

注册原子负荷店

地址锁存使能

数据传输

总线锁定

读访问

写使能

先进的写

内存总线保持

内存中的数据选通信号

内存异常

选择8位宽的PROM

用于8 - bit宽的引导PROM锁存地址

PROM芯片选择

ROM写使能

内存芯片选择

存储器写选通

TSC695F

4118H–AERO–06/03

TSC695F

表1中。

引脚说明（续）

信号

BUFFEN

DDIR

IOSEL [3 ：0]的

IOWR

EXMCS

BUSRDY

BUSERR

DMAREQ

DMAGNT

DMAAS

DRDY

IUERR

CPUHALT

SYSERR

SYSHALT

Sysav公司

NOPAR

INULL

INST

FL USH

迪亚

RTC

RXA / RXB

TXA / TXB

GPI [7 ：0]的

GPIINT

EXTINT [4 ：0]的

EXTINTACK

IWDE

EWDINT

WDCLK

CLK2

系统时钟

RESET

SYSRESET

TMODE [1 ：0]的

DEBUG

TCK

TRST

TMS

TDI

TDO

VCCI / VSSI

VCCO / VSSO

TYPE

I / O

低

高

低

高

活跃

低

高

低

高

低

高

低

高

描述

存储器输出使能

数据缓冲启用

数据缓冲区的方向

I / O芯片选择

I / O和交换存储器写选通

交换内存芯片选择

公交就绪

总线错误

DMA请求

DMA补助

DMA地址选通

数据在DMA访问做好准备

IU错误

处理器（ IU & FPU）停止和冻结

系统错误

系统停机

系统的可用性

无奇偶校验

整数单元无效循环

取指令

FPU指令冲洗

延时指令废止

实时时钟计数器输出

接收数据UART 'A '和' B'

数据传输UART 'A '和' B'

GPI输入/输出

GPI中断

外部中断

外部中断响应

内部看门狗启用

外部看门狗输入中断

看门狗时钟

倍频时钟

系统时钟

复位输出

系统输入复位

工厂测试模式

软件调试模式

测试（ JTAG ）时钟

测试（ JTAG ）复位

测试（ JTAG ）模式选择

测试（JTAG）数据输入

测试（JTAG）数据输出

主要内部动力

输出驱动器电源

输出缓冲器： 400 pF的

用于检查的执行

IU阶段

指令流水线

输入触发

功能模式= 00

引体向上

≈

37 k

引体向上

≈

37 k

引体向上

≈

37 k

注意：

如果没有指定，输出缓冲器类型为150 pF的，输入缓冲区类型为TTL 。

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系统架构

该TSC695F是只需要存储器被用作嵌入式处理器和

要添加的应用程序特定的外围设备，以形成一个完整的机载计算机。所有

其它系统支持功能是由核心提供。

图2中。

基于TSC695F系统架构

DMA单元

斧[31：0 ]

XTD PROM

XCHG纪念品

引导PROM

主

当地

内存

胶

逻辑

XTD RAM

I / O 0

I / O 3

DPAR

DMAGNT

DMAREQ

DMAAS

XTD I / O

（ BUFFEN ， DDIR ）

XTD一般

MEMCtrl

RA [31：0 ]

FPU

内存

接口

CB [6：0 ]

（ ROMCS ， EXMCS ， IOSEL [ 3 ： 0 ] ， MEMWR ， IOWR ， OE ， BUSRDY ， ... ）

RAMCtrl

（ MEMCS [ 9 ： 0 ] ， MEMWR ， OE ）

系统时钟

ALE

内存

DMA

A[31:0]

DMA

D[31:0]

（ 0 WS ）

外设

用户

应用

TSC695F

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TSC695F

RODUCT

ESCRIPTION

整数单元

整数单元（ IU）是专为高可靠性的空间和军事上的应用，

并包括用于错误检测的支持。在RISC架构使得创建一个

处理器能够以一个速率接近每亲一个指令执行指令

处理器时钟可能。

实现执行的这样的速度，在国际单位采用4级指令流水线是

允许多条指令的并行执行。

取 - 处理器输出指令地址获取指令。

解码 - 该指令被放置在指令寄存器，译码。该

处理器读出从寄存器文件中的操作数，并计算下一个

指令地址。

执行 - 该处理器执行该指令，并将结果保存在临时

寄存器。待定陷阱的优先级和内部陷阱在这个阶段服用。

写 - 如果没有陷阱发生时，处理器将结果写入到目的寄存器。

所有四个阶段并行操作，工作在高达一次四个不同的指令。一

基本的“单周期”指令进入流水线，完成infour周期。

通过它到达了写入阶段的时间， 3以上指令已经进入，并且

通过它背后的管道移动。所以，前四个周期后，一个单周期

指令退出流水线和一个单周期指令进入每一流水线

周期。当然， “单周期”的指令实际上有四个周期来完成，但

它们被称为一个周期，因为这种类型的指令的处理器可以的COM

最初的4周期的延迟之后，完整的每个周期执行一条指令。

浮点单元

浮点单元（ FPU），旨在提供执行单和双

精度浮点与执行整数指令通过同时说明

的IU 。该FPU兼容于ANSI / IEEE -754 （ 1985）浮点标准。

该FPU是专为高可靠性的空间和军事应用，以及

包括并发错误检测和可测试性支持。

该FPU采用了4级指令流水线，取指，译码，执行和

编写阶段（ F，D ， E和W）。取单元捕捉到的指令和他们的地址

从数据总线和地址总线。解码单元包含逻辑的浮点解码

浮点指令的操作码。执行单元处理所有指令执行。该exe-

cution单元包括浮点队列（FP队列），其中包含存储浮点

点下运行，并执行他们的地址（ FPop ）指令。执行

单元控制所述负载单元，所述存储单元，并且所述数据通路单元。该FPU取决于

的IU的访问对存储器存取的所有地址和控制信号。浮点

加载和存储与IU ，它提供了地址和一起执行

控制信号，而FPU用品或存储数据。取指令的整数

与浮点指令由IU提供。

该FPU提供了三种类型的寄存器：F寄存器（FSR）和FP队列。在FSR

是一个32位的状态和控制寄存器。它保持的舍入模式的轨道，浮点

圈闭类型，队列状态，状态代码，以及各种IEEE异常信息。该

浮点队列包含当前正在执行的浮点指令，

连同其相应的地址。

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