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TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
D
IEEE标准1394-1995规定
D
IEEE标准1212年至1991年标准
D
支持IEEE 1394-1995链路层
D
D
D
D
D
D
D
控制
PCI本地总线规范2.1修订版
柔顺
支持100个IEEE 1394传输速率，
每秒200和400 MB
3.3 -V核心逻辑，同时维持5 -V
宽容投入
执行1394周期的功能
主
提供可配置FIFO的4K字节
内存
提供5分散 - 聚集DMA通道
提供中断的软件控制
活动
D
提供4个通用输入/输出
D
支持插件和播放（ PNP）规格
D
生成的32位CRC的传输
D
D
D
D
D
D
1394数据包
执行32位的CRC校验的
1394数据包的接收
提供PCI总线主站功能的
支持DMA操作
提供PCI从功能为读/写
内部寄存器的访问
支持分布式DMA传输
与1394和局部总线RAM ， ROM ，
AUX或缩放视频
先进的亚微米，低功耗CMOS
技术
封装在一个176引脚PQFP （ PGF ）
目录
说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 2
终端分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
信号名称/终端数量排序表。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
终端功能。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。五
系统框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 9
功能框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 10
绝对最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
推荐工作条件。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
PCI接口的开关特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
参数测量信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
电源排序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
机械数据。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
11
11
12
13
15
20
21
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1998年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
1
TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
描述
该TSB12LV21B （ PCILynx -2）提供了一种高性能的IEEE 1394-1995接口的能力，以
1394 PHY链路接口，PCI总线接口，并且连接到外部设备之间传送数据
本地总线接口。 1394 PHY链路接口提供连接到1394物理层设备;
它是由上板链路层控制器（LLC）的支持。在LLC提供控制用于发送和
接收在100兆比特/秒， 200兆比特/秒和400个评分的FIFO和PHY链路接口之间的1394分组数据
兆比特/秒。链路层还提供了从所述物理层设备和接入接收状态的能力
物理层控制和状态寄存器的应用软件。该PCILynx - 2符合
D
D
D
D
PCI局部总线连接特定的阳离子，修订版2.1
IEEE标准1394-1995高性能串行总线
IEEE标准1212年至1991年
IEEE标准控制和状态寄存器（ CSR ）体系结构的微机母线
内部4K字节，存储器可以配置为多个可变大小的FIFO ，省去了外部
FIFO中。独立的FIFO是用户可配置的支持1394接收，异步传输，并
isynchronous发射传输操作。
PCI接口支持32位的突发传输速率为33 MHz和能够作为主操作系统两者的
与作为目标的设备。配置寄存器可以从外部串行EEPROM加载，允许电路板
和系统设计师转让自己的唯一识别码。自动引导模式，使数据移动
系统（如对接站）进行设计，而不需要主CPU的PCI总线上进行操作。
DMA控制器使用分组控制列表（ PCL）的数据结构，以控制数据的传输，并允许
DMA无需主机CPU介入操作。这些PCLS可以驻留在PCI内存或内存中是
连接到本地总线端口。该PCLS实施的指令集，允许联，条件分支，
1394数据传输控制，辅助支撑的命令和状态报告。五个DMA通道
容纳可编程的数据类型。 PCLS可以链接在一起以形成一个通道控制程序
可以开发以支持每个DMA通道。数据可以被存储在big endian还是little endian格式，
省去了主机CPU来执行字节交换。数据可以被转移至任一4字节对齐
位置，以提供最高的性能，或者不结盟的位置，以提供最佳的内存使用。
在RAM ， ROM ， AUX ， ZV和通用I / O （ GPIO ）端口共同组成的本地总线接口。
这些端口映射到PCI地址，可以通过PCI总线或通过内部DMA访问
交易。内部交易不会出现在外部PCI总线上，从而节省PCI带宽。
DMA包控制表或其它数据可以被存储在连接到本地总线接口外部RAM或ROM 。
这进一步降低了PCI总线的使用，通常可以提高性能。该ZV本地总线接口的设计
从1394视频设备将数据传输到连接到所述PCILynx -2 ZV端口的外部设备。此接口
提供了一种方法，可直接从连接到一个ZV兼容装置接收1394数字相机包
本地总线接口。
内置测试寄存器，专用的测试输出端子，和4的GPIO终端允许观察内部
状态，并提供一个方便的软件调试能力。可编程中断是可用的通知
的重要事件，诸如1394总线复位和DMA对PCL传输完成的驱动程序软件。
3.3- V内部操作提供降低的功率消耗，同时保持与5 -V的兼容性
信号环境。 PCI接口与两个3 - V和5 V PCI系统兼容。
2
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达拉斯，德克萨斯州75265
TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
端子分配
PGF四方扁平封装
顶视图
zv_data_valid
zv_hsync
GND
zv_ext_clk
3.3V V
CC
ZV_VSYNC
zv_pix_clk
gpio_data0
gpio_data1
gpio_data2
gpio_data3
GND
NC
aux_adr0
aux_adr1
aux_adr2
3.3V V
CC
aux_adr3
GND
aux_adr4
aux_adr5
aux_adr6
aux_adr7
5V VCC
aux_adr8
3.3V V
CC
aux_adr9
aux_adr10
aux_adr11
aux_adr12
GND
aux_adr13
3.3V V
CC
aux_adr14
aux_adr15
aux_data0
aux_data1
GND
aux_data2
3.3V V
CC
aux_data3
aux_data4
aux_data5
GND
3.3V V
CC
NC
pci_ad25
pci_ad24
pci_cbe3
GND
PCI_IDSEL输入
3.3V V
CC
pci_ad23
pci_ad22
pci_ad21
5V VCC
pci_ad20
GND
pci_ad19
pci_ad18
pci_ad17
pci_ad16
3.3V V
CC
pci_cbe2
GND
PCI_FRAME
PCI_IRDY
PCI_TRDY
PCI_DEVSEL
3.3V V
CC
PCI_STOP
GND
NC
PCI_PERR
PCI_SERR
PCI_PAR
3.3V V
CC
pci_cbe1
GND
pci_ad15
pci_ad14
pci_ad13
pci_ad12
5V VCC
pci_ad11
3.3V V
CC
pci_ad10
pci_ad9
图1. PCILynx - 2端子配置/引脚
邮政信箱655303
达拉斯，德克萨斯州75265
seeprom_clk
seeprom_data
5V V
CC
3V V
CC
link_cyclein
3.3V V
CC
link_cycleout
TEST_OUT
GND
phy_ctl0
phy_ctl1
PHY_LREQ
3.3V V
CC
phy_data0
phy_data1
phy_data2
phy_data3
GND
phy_data4
phy_data5
phy_data6
phy_data7
GND
phy_clk50
3.3V V
CC
GND / test_enable
自动引导
GND
PCI_CLK
5V V
CC
PCI_reset
PCI ^ GNT
3.3V V
CC
PCI_INTA
PCI ^ REQ
GND
pci_ad31
pci_ad30
pci_ad29
3.3V V
CC
pci_ad28
pci_ad27
GND
pci_ad26
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
TSB12LV21B
89
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
aux_data6
aux_data7
3.3V V
CC
au_data8
5VV
CC
aux_data9
aux_data10
aux_data11
aux_data12
GND
aux_data13
aux_data14
aux_data15
3.3V V
CC
aux_oe
aux_we0
GND
aux_we1
3.3V V
CC
aux_cs
rom_cs
ram_cs
aux_rst
GND
AUX_CLK
5V V
CC
aux_rdy
aux_int
5V V
CC
pci_ad0
pci_ad1
pci_ad2
3.3V V
CC
pci_ad3
pci_ad4
pci_ad5
pci_ad6
GND
pci_ad7
3.3V V
CC
pci_cbe0
pci_ad8
NC
GND
3
TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
引脚说明表
本节标识和分类上的PCILynx - 2各引脚的功能。
表1.信号排序方式引脚号
PIN号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
信号名称
3.3V VCC
NC
pci_ad25
pci_ad24
pci_cbe3
GND
PCI_IDSEL输入
3.3V VCC
pci_ad23
pci_ad22
pci_ad21
5.0V VCC
pci_ad20
GND
pci_ad19
pci_ad18
pci_ad17
pci_ad16
3.3V VCC
pci_cbe2
GND
PCI_FRAME
PCI_IRDY
PCI_TRDY
PCI_DEVSEL
3.3V VCC
PCI_STOP
GND
NC
PCI_PERR
PCI_SERR
PCI_PAR
3.3V VCC
pci_cbe1
GND
pci_ad15
pci_ad14
pci_ad13
pci_ad12
5.0V VCC
pci_ad11
PIN号
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
信号名称
3.3V VCC
pci_ad10
pci_ad9
GND
NC
pci_ad8
pci_cbe0
3.3V VCC
pci_ad7
GND
pci_ad6
pci_ad5
pci_ad4
pci_ad3
3.3V VCC
pci_ad2
pci_ad1
pci_ad0
5.0V VCC
aux_int
aux_rdy
5.0V VCC
AUX_CLK
GND
aux_rst
ram_cs
rom_cs
aux_cs
3.3V VCC
aux_we1
GND
aux_we0
aux_oe
3.3V VCC
aux_data15
aux_data14
aux_data13
GND
aux_data12
aux_data11
aux_data10
PIN号
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
信号名称
aux_data9
5.0VVCC
aux_data8
3.3V VCC
aux_data7
aux_data6
GND
aux_data5
aux_data4
aux_data3
3.3V VCC
aux_data2
GND
aux_data1
aux_data0
aux_adr15
aux_adr14
3.3V VCC
aux_adr13
GND
aux_adr12
aux_adr11
aux_adr10
aux_adr9
3.3V VCC
aux_adr8
5.0V VCC
aux_adr7
aux_adr6
aux_adr5
aux_adr4
GND
aux_adr3
3.3V VCC
aux_adr2
aux_adr1
aux_adr0
NC
GND
gpio_data3
gpio_data2
PIN号
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
信号名称
gpio_data1
gpio_data0
zp_pix_clk
ZV_VSYNC
3.3V VCC
zv_ext_clk
GND
zv_hsync
zv_data_valid
seeprom_clk
seeprom_data
5V VCC
3V VCC
link_cyclein
3.3VVCC
link_cylceout
TEST_OUT
GND
phy_ctl0
phy_ctl1
PHY_LREQ
3.3V VCC
phy_data0
phy_data1
phy_data2
phy_data3
GND
phy_data4
phy_data5
phy_data6
phy_data7
GND
phy_clk50
3.3V VCC
TEST_OUT / GND
auto_boot
GND
PCI_CLK
5.0V VCC
PCI_reset
PCI ^ GNT
4
邮政信箱655303
达拉斯，德克萨斯州75265
TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
表1.信号分类按引脚数（续）
PIN号
165
166
167
信号名称
3.3V VCC
PCI_INTA
PCI ^ REQ
PIN号
168
169
170
信号名称
GND
pci_ad31
pci_ad30
PIN号
171
172
173
信号名称
pci_ad29
3.3V VCC
pci_ad28
PIN号
174
175
176
信号名称
pci_ad27
GND
pci_ad26
终端功能
电源端子
终奌站
名字
号
6, 14, 21, 28, 35, 45,
51, 65, 72, 79, 89,
95, 102, 114, 121,
130, 141, 150, 155,
160, 168, 175
1, 8, 19, 26, 33, 42,
49, 56, 70, 75, 86,
93, 100, 107, 116,
128, 136, 138, 145,
157, 165, 172
12, 40, 60, 63, 84,
109, 162
I / O
TYPE
功能
GND
I
设备接地端子
3.3V VCC
I
核心逻辑3.3 V电源端子
5.0V VCC
I
5 V电源轨为5 V容限输入缓冲区
PCI系统终端
终奌站
名字
PCI_CLK
号
161
I / O
TYPE
I
功能
系统的PCI总线时钟。从为0MHz这个信号范围 - 33MHz的兆赫，并提供定时对所有交易
在PCI总线上。所有的PCI信号被采样在PCLK的上升沿。
pci_reset 。当PCI总线复位有效的pci_reset信号使PCILynx -2到3态所有
输出缓冲器和复位所有内部寄存器。当pci_reset被断言，该装置是完全
非功能性。 pci_reset被拉高之后， PCILynx - 2处于默认状态。
PCI系统中断答：这是一个漏极开路信号。
PCI_reset
PCI_INTA
163
166
I
OD
邮政信箱655303
达拉斯，德克萨斯州75265
5
TSB12LV21A
（ PCILynx ） IEEE1394- 1995总线到PCI总线接口
SLLS273 - 1997年4月
D
D
D
D
D
D
支持IEEE 1394-1995的规定
（ 1394 ）标准的高性能
串行总线
执行1394循环功能
主
支持100,200 1394传输速率
和400兆比特/秒
提供可编程的三种规格
FIFO的
提供PCI总线主站功能的
支持DMA操作
符合PCI 2.1规范
D
D
D
D
D
提供PCI从功能为读/写
内部寄存器的访问
支持插件和播放（ PNP）
规范
提供一个8位/ 16位变焦视频（ ZV ）端口
用于视频数据的传送直接
到外部动态视频存储区
从3.3 V电源工作时
保持5 V容限输入
高性能176针PQFP （ PGF ）
包
描述
该TSB12LV21A （ PCILynx ）提供了一个高性能的IEEE 1394-1995接口的能力，以
1394的phy链路接口，PCI总线接口，并且连接到所述外部设备之间传送数据
本地总线接口。 1394的phy链路接口提供连接到1394物理层设备和
由上板链路层控制器（LLC）的支持。在LLC提供控制用于发送和
接收在100兆比特/秒， 200兆比特/秒和400个评分的FIFO和PHY链路接口之间的1394分组数据
兆比特/秒。链路层还提供了从所述物理层设备和接入接收状态的能力
物理层控制和状态寄存器的应用软件。
内部1K字节的存储器被提供，可被配置为多个可变大小的FIFO和消除
需要外部的FIFO中。独立的FIFO可由用户配置为支持1394接收，异步
传输和同步传输传输操作。
PCI接口支持32位的突发传输速率为33 MHz和能够操作既掌握和
目标设备。配置寄存器可以从外部串行EEPROM加载，让董事会和
系统设计人员转让自己的唯一识别码。自动引导模式，使数据移动
系统（如对接站）进行设计，而不需要主CPU的PCI总线上进行操作。
DMA控制器使用分组控制列表（ PCL）的数据结构，以控制数据的传输，并允许
DMA无需主机CPU介入操作。这些PCLS可以驻留在PCI内存或内存中是
连接到本地总线端口。该PCLS实施的指令集，允许连接，条件
分支， 1394数据传输控制，辅助支撑的命令和状态报告。五个DMA通道
设置以适应可编程数据类型。 PCLS可以链接在一起以形成一个信道
可开发来支持每个DMA通道控制程序。数据可以存储在任一大端
或低字节在前的格式省去了主机CPU来执行字节交换。数据可以被转移
向任一4字节对齐的位置，以便提供最高的性能或非对准位置，以提供
最好的内存使用。
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
此串行总线技术，实现了覆盖苹果电脑股份有限公司和SGS汤姆逊有限公司的一项或多项专利。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1997年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
1
TSB12LV21A
（ PCILynx ） IEEE1394- 1995总线到PCI总线接口
SLLS273 - 1997年4月
描述（续）
在RAM ， ROM ， AUX ， ZV和通用I / O （ GPIO ）端口共同实现本地总线接口。
这些端口被映射到PCI地址可以通过PCI总线或内部DMA访问
交易。内部交易不会出现在外部PCI总线上，从而节省PCI带宽。
这可以被存储在连接到本地总线外部RAM或ROM的DMA包控制列表或其它数据
界面。这进一步降低了PCI使用，一般可提高性能。该ZV本地总线接口设计
从1394的视频设备的数据传输到连接到所述PCILynx ZV端口的外部设备。此接口
提供了直接接收1394数字相机包到连接到一个ZV兼容装置的制造方法
本地总线接口。
内置测试寄存器，专用的测试输出端子，和4的GPIO终端允许观察内部
状态，并提供一个方便的软件调试能力。可编程中断是可用的通知
重要事件，如1394总线复位和DMA对PCL传输完成驱动程序软件。
3.3- V内部操作提供降低的功率消耗，同时保持与5 V兼容性
信号环境。 PCI接口与两个3 - V和5 V PCI系统兼容。
2
邮政信箱655303
达拉斯，德克萨斯州75265
TSB12LV21A
（ PCILynx ） IEEE1394- 1995总线到PCI总线接口
SLLS273 - 1997年4月
3.3V VCC
NC
pci_ad25
pci_ad24
pci_cbez3
GND
pci_idselz
3.3V VCC
pci_ad23
pci_ad22
pci_ad21
5V VCC
pci_ad20
GND
pci_ad19
pci_ad18
pci_ad17
pci_ad16
3.3V VCC
pci_cbez2
GND
pci_framez
pci_irdyz
pci_trdyz
pci_devselz
3.3V VCC
pci_stopz
GND
NC
pci_perrz
pci_serrz
PCI_PAR
3.3V VCC
pci_cbez1
GND
pci_ad15
pci_ad14
pci_ad13
pci_ad12
5V VCC
pci_ad11
3.3V VCC
pci_ad10
pci_ad9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
176
175
174
173
172
171
170
169
168
167
166
165
164
163
162
161
160
159
158
157
156
155
154
153
152
151
150
149
148
147
146
145
144
143
142
141
140
139
138
137
136
135
134
133
pci_ad26
GND
pci_ad27
pci_ad28
3.3V VCC
pci_ad29
pci_ad30
pci_ad31
GND
pci_reqz
pci_intaz
3.3V VCC
pci_gntz
pci_resetz
5V VCC
PCI_CLK
GND
自动引导
GND
3.3V VCC
phy_clk50
GND
phy_data7
phy_data6
phy_data5
phy_data4
GND
phy_data3
phy_data2
phy_data1
phy_data0
3.3V VCC
PHY_LREQ
phy_ctl1
phy_ctl0
GND
TEST_OUT
link_cycleout
3.3V VCC
link_cyclein
3.3V VCC
5V VCC
seeprom_data
seeprom_clk
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
PGF封装
（ TOP VIEW ）
zv_data_valid
zv_hsync
GND
zv_ext_clk
3.3V VCC
ZV_VSYNC
zv_pix_clk
gpio_data0
gpio_data1
gpio_data2
gpio_data3
GND
NC
aux_adr0
aux_adr1
aux_adr2
3.3V VCC
aux_adr3
GND
aux_adr4
aux_adr5
aux_adr6
aux_adr7
5V VCC
aux_adr8
3.3V VCC
aux_adr9
aux_adr10
aux_adr11
aux_adr12
GND
aux_adr13
3.3V VCC
aux_adr14
aux_adr15
aux_data0
aux_data1
GND
aux_data2
3.3V VCC
aux_data3
aux_data4
aux_data5
GND
NC - 无内部连接
GND
NC
pci_ad8
pci_cbez0
3.3V VCC
pci_ad7
GND
pci_ad6
pci_ad5
pci_ad4
pci_ad3
3.3V VCC
pci_ad2
pci_ad1
pci_ad0
5V VCC
aux_intz
aux_rdy
5V VCC
AUX_CLK
GND
aux_rstz
ram_csz
rom_csz
aux_csz
3.3V VCC
aux_wez1
GND
aux_wez0
aux_oez
3.3V VCC
aux_data15
aux_data14
aux_data13
GND
aux_data12
aux_data11
aux_data10
aux_data9
5V VCC
aux_data8
3.3V VCC
aux_data7
aux_data6
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
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3
TSB12LV21A
（ PCILynx ） IEEE1394- 1995总线到PCI总线接口
SLLS273 - 1997年4月
终端功能
终奌站
名字
3.3V V
CC
号
1,8,19,26,33,42,49
56,70,75,86,93,100
107,116,128,136,138,
145,157,165,172
12,40,60,63
84,109,135,162
159
98,99,101,103–106
108,110–113,115
117–119
64
69
76–78,80–83,85,87
88,90–92,94,96,97
61
74
62
66
71,73
6,14,21,28,35,45
51,65,72,79,89,95
102,114,121,130,141
150,155,158,160,168
175
122–125
137
139
2,29,46,120
169–171,173,174,176
3,4,9–11,13,15–18
36–39,41,43,44,47,50
52–55,57–59
5,20,34,48
161
25
22
I / O
I / O
I
3.3 V电源输入
描述
5V V
CC
自动引导
aux_adr15–0
I
I
O
5 V容限输入功率。当使用3.3 V的部分接口，这些termi-
的NAL应连接至3.3 V电源。
自动引导，选择自动引导模式
辅助端口地址线
AUX_CLK
aux_csz
aux_data15–0
aux_intz
aux_oez
aux_rdy
aux_rstz
aux_wez1–0
GND
O
O
I / O
I
O
I
O
O
I
辅助端口的时钟输出（在PCI的时钟频率输出）
辅助端口的片选
辅助端口双向数据总线外部逻辑
辅助端口中断
辅助端口输出使能
辅助端口就绪指示（来自外部逻辑）
辅助端口复位输出
辅助端口写选通（外部逻辑）
地
gpio_data3–0
link_cyclein
link_cycleout
N / C
pci_ad31–0
I / O
I
O
辅助端口的通用可编程I / O信号
可选的外部8kHz时钟
周期定时器8 - kHz的时钟周期进行
没有连接
PCI复用的地址/数据总线信号
pci_cbez3–0
PCI_CLK
pci_devselz
pci_framez
I / O
I
I / O
I / O
PCI复用命令/字节使能信号
PCI系统时钟
PCI设备选择
PCI帧信号
4
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TSB12LV21A
（ PCILynx ） IEEE1394- 1995总线到PCI总线接口
SLLS273 - 1997年4月
终端功能（续）
终奌站
名字
pci_gntz
pci_idselz
pci_intaz
pci_irdyz
PCI_PAR
pci_perrz
pci_reqz
pci_resetz
pci_serrz
pci_stopz
pci_trdyz
phy_clk50
phy_ctl0 -1
phy_data0–7
PHY_LREQ
ram_csz
rom_csz
seeprom_clk
seeprom_data
TEST_OUT
zv_data_valid
zv_ext_clk
zv_hsync
zv_pix_clk
ZV_VSYNC
164
7
166
23
32
30
167
163
31
27
24
156
142,143
146–149,151–154
144
67
68
133
134
140
132
129
131
126
127
号
I / O
I
I / O
OD
I / O
I / O
I / O
O
I
OD
I / O
I / O
I
I / O
I / O
O
O
O
I / O
I / O
O
O
I
O
O
O
描述
PCI总线授权信号（从PCI总线仲裁器）
PCI初始化设备选择
PCI系统中断答：这是一个漏极开路信号。
PCI引发就绪信号
PCI奇偶信号
PCI数据奇偶校验错误信号
PCI主总线请求（为PCI总线仲裁器）
PCI系统复位
的PCI系统错误信号。这是一个漏极开路信号。
PCI停止信号
PCI目标就绪信号
50MHz的系统时钟（由PHY芯片）
PHY链路的双向控制线
PHY链路双向数据线
PHY链路请求信号
外部RAM的片选
外部ROM芯片选择
外部串行EEPROM数据时钟
外部串行EEPROM读/写数据线
测试MUX了
变焦端口数据有效信号
变焦端口外部时钟输入
变焦口水平同步输出
变焦端口像素时钟
变焦口垂直同步输出
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5
TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
D
IEEE标准1394-1995规定
D
IEEE标准1212年至1991年标准
D
支持IEEE 1394-1995链路层
D
D
D
D
D
D
D
控制
PCI本地总线规范2.1修订版
柔顺
支持100个IEEE 1394传输速率，
每秒200和400 MB
3.3 -V核心逻辑，同时维持5 -V
宽容投入
执行1394周期的功能
主
提供可配置FIFO的4K字节
内存
提供5分散 - 聚集DMA通道
提供中断的软件控制
活动
D
提供4个通用输入/输出
D
支持插件和播放（ PNP）规格
D
生成的32位CRC的传输
D
D
D
D
D
D
1394数据包
执行32位的CRC校验的
1394数据包的接收
提供PCI总线主站功能的
支持DMA操作
提供PCI从功能为读/写
内部寄存器的访问
支持分布式DMA传输
与1394和局部总线RAM ， ROM ，
AUX或缩放视频
先进的亚微米，低功耗CMOS
技术
封装在一个176引脚PQFP （ PGF ）
目录
说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 2
终端分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
信号名称/终端数量排序表。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
终端功能。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。五
系统框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 9
功能框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 10
绝对最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
推荐工作条件。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
PCI接口的开关特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
参数测量信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
电源排序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
机械数据。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
11
11
12
13
15
20
21
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1998年，德州仪器
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1
TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
描述
该TSB12LV21B （ PCILynx -2）提供了一种高性能的IEEE 1394-1995接口的能力，以
1394 PHY链路接口，PCI总线接口，并且连接到外部设备之间传送数据
本地总线接口。 1394 PHY链路接口提供连接到1394物理层设备;
它是由上板链路层控制器（LLC）的支持。在LLC提供控制用于发送和
接收在100兆比特/秒， 200兆比特/秒和400个评分的FIFO和PHY链路接口之间的1394分组数据
兆比特/秒。链路层还提供了从所述物理层设备和接入接收状态的能力
物理层控制和状态寄存器的应用软件。该PCILynx - 2符合
D
D
D
D
PCI局部总线连接特定的阳离子，修订版2.1
IEEE标准1394-1995高性能串行总线
IEEE标准1212年至1991年
IEEE标准控制和状态寄存器（ CSR ）体系结构的微机母线
内部4K字节，存储器可以配置为多个可变大小的FIFO ，省去了外部
FIFO中。独立的FIFO是用户可配置的支持1394接收，异步传输，并
isynchronous发射传输操作。
PCI接口支持32位的突发传输速率为33 MHz和能够作为主操作系统两者的
与作为目标的设备。配置寄存器可以从外部串行EEPROM加载，允许电路板
和系统设计师转让自己的唯一识别码。自动引导模式，使数据移动
系统（如对接站）进行设计，而不需要主CPU的PCI总线上进行操作。
DMA控制器使用分组控制列表（ PCL）的数据结构，以控制数据的传输，并允许
DMA无需主机CPU介入操作。这些PCLS可以驻留在PCI内存或内存中是
连接到本地总线端口。该PCLS实施的指令集，允许联，条件分支，
1394数据传输控制，辅助支撑的命令和状态报告。五个DMA通道
容纳可编程的数据类型。 PCLS可以链接在一起以形成一个通道控制程序
可以开发以支持每个DMA通道。数据可以被存储在big endian还是little endian格式，
省去了主机CPU来执行字节交换。数据可以被转移至任一4字节对齐
位置，以提供最高的性能，或者不结盟的位置，以提供最佳的内存使用。
在RAM ， ROM ， AUX ， ZV和通用I / O （ GPIO ）端口共同组成的本地总线接口。
这些端口映射到PCI地址，可以通过PCI总线或通过内部DMA访问
交易。内部交易不会出现在外部PCI总线上，从而节省PCI带宽。
DMA包控制表或其它数据可以被存储在连接到本地总线接口外部RAM或ROM 。
这进一步降低了PCI总线的使用，通常可以提高性能。该ZV本地总线接口的设计
从1394视频设备将数据传输到连接到所述PCILynx -2 ZV端口的外部设备。此接口
提供了一种方法，可直接从连接到一个ZV兼容装置接收1394数字相机包
本地总线接口。
内置测试寄存器，专用的测试输出端子，和4的GPIO终端允许观察内部
状态，并提供一个方便的软件调试能力。可编程中断是可用的通知
的重要事件，诸如1394总线复位和DMA对PCL传输完成的驱动程序软件。
3.3- V内部操作提供降低的功率消耗，同时保持与5 -V的兼容性
信号环境。 PCI接口与两个3 - V和5 V PCI系统兼容。
2
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TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
端子分配
PGF四方扁平封装
顶视图
zv_data_valid
zv_hsync
GND
zv_ext_clk
3.3V V
CC
ZV_VSYNC
zv_pix_clk
gpio_data0
gpio_data1
gpio_data2
gpio_data3
GND
NC
aux_adr0
aux_adr1
aux_adr2
3.3V V
CC
aux_adr3
GND
aux_adr4
aux_adr5
aux_adr6
aux_adr7
5V VCC
aux_adr8
3.3V V
CC
aux_adr9
aux_adr10
aux_adr11
aux_adr12
GND
aux_adr13
3.3V V
CC
aux_adr14
aux_adr15
aux_data0
aux_data1
GND
aux_data2
3.3V V
CC
aux_data3
aux_data4
aux_data5
GND
3.3V V
CC
NC
pci_ad25
pci_ad24
pci_cbe3
GND
PCI_IDSEL输入
3.3V V
CC
pci_ad23
pci_ad22
pci_ad21
5V VCC
pci_ad20
GND
pci_ad19
pci_ad18
pci_ad17
pci_ad16
3.3V V
CC
pci_cbe2
GND
PCI_FRAME
PCI_IRDY
PCI_TRDY
PCI_DEVSEL
3.3V V
CC
PCI_STOP
GND
NC
PCI_PERR
PCI_SERR
PCI_PAR
3.3V V
CC
pci_cbe1
GND
pci_ad15
pci_ad14
pci_ad13
pci_ad12
5V VCC
pci_ad11
3.3V V
CC
pci_ad10
pci_ad9
图1. PCILynx - 2端子配置/引脚
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达拉斯，德克萨斯州75265
seeprom_clk
seeprom_data
5V V
CC
3V V
CC
link_cyclein
3.3V V
CC
link_cycleout
TEST_OUT
GND
phy_ctl0
phy_ctl1
PHY_LREQ
3.3V V
CC
phy_data0
phy_data1
phy_data2
phy_data3
GND
phy_data4
phy_data5
phy_data6
phy_data7
GND
phy_clk50
3.3V V
CC
GND / test_enable
自动引导
GND
PCI_CLK
5V V
CC
PCI_reset
PCI ^ GNT
3.3V V
CC
PCI_INTA
PCI ^ REQ
GND
pci_ad31
pci_ad30
pci_ad29
3.3V V
CC
pci_ad28
pci_ad27
GND
pci_ad26
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
TSB12LV21B
89
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
aux_data6
aux_data7
3.3V V
CC
au_data8
5VV
CC
aux_data9
aux_data10
aux_data11
aux_data12
GND
aux_data13
aux_data14
aux_data15
3.3V V
CC
aux_oe
aux_we0
GND
aux_we1
3.3V V
CC
aux_cs
rom_cs
ram_cs
aux_rst
GND
AUX_CLK
5V V
CC
aux_rdy
aux_int
5V V
CC
pci_ad0
pci_ad1
pci_ad2
3.3V V
CC
pci_ad3
pci_ad4
pci_ad5
pci_ad6
GND
pci_ad7
3.3V V
CC
pci_cbe0
pci_ad8
NC
GND
3
TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
引脚说明表
本节标识和分类上的PCILynx - 2各引脚的功能。
表1.信号排序方式引脚号
PIN号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
信号名称
3.3V VCC
NC
pci_ad25
pci_ad24
pci_cbe3
GND
PCI_IDSEL输入
3.3V VCC
pci_ad23
pci_ad22
pci_ad21
5.0V VCC
pci_ad20
GND
pci_ad19
pci_ad18
pci_ad17
pci_ad16
3.3V VCC
pci_cbe2
GND
PCI_FRAME
PCI_IRDY
PCI_TRDY
PCI_DEVSEL
3.3V VCC
PCI_STOP
GND
NC
PCI_PERR
PCI_SERR
PCI_PAR
3.3V VCC
pci_cbe1
GND
pci_ad15
pci_ad14
pci_ad13
pci_ad12
5.0V VCC
pci_ad11
PIN号
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
信号名称
3.3V VCC
pci_ad10
pci_ad9
GND
NC
pci_ad8
pci_cbe0
3.3V VCC
pci_ad7
GND
pci_ad6
pci_ad5
pci_ad4
pci_ad3
3.3V VCC
pci_ad2
pci_ad1
pci_ad0
5.0V VCC
aux_int
aux_rdy
5.0V VCC
AUX_CLK
GND
aux_rst
ram_cs
rom_cs
aux_cs
3.3V VCC
aux_we1
GND
aux_we0
aux_oe
3.3V VCC
aux_data15
aux_data14
aux_data13
GND
aux_data12
aux_data11
aux_data10
PIN号
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
信号名称
aux_data9
5.0VVCC
aux_data8
3.3V VCC
aux_data7
aux_data6
GND
aux_data5
aux_data4
aux_data3
3.3V VCC
aux_data2
GND
aux_data1
aux_data0
aux_adr15
aux_adr14
3.3V VCC
aux_adr13
GND
aux_adr12
aux_adr11
aux_adr10
aux_adr9
3.3V VCC
aux_adr8
5.0V VCC
aux_adr7
aux_adr6
aux_adr5
aux_adr4
GND
aux_adr3
3.3V VCC
aux_adr2
aux_adr1
aux_adr0
NC
GND
gpio_data3
gpio_data2
PIN号
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
信号名称
gpio_data1
gpio_data0
zp_pix_clk
ZV_VSYNC
3.3V VCC
zv_ext_clk
GND
zv_hsync
zv_data_valid
seeprom_clk
seeprom_data
5V VCC
3V VCC
link_cyclein
3.3VVCC
link_cylceout
TEST_OUT
GND
phy_ctl0
phy_ctl1
PHY_LREQ
3.3V VCC
phy_data0
phy_data1
phy_data2
phy_data3
GND
phy_data4
phy_data5
phy_data6
phy_data7
GND
phy_clk50
3.3V VCC
TEST_OUT / GND
auto_boot
GND
PCI_CLK
5.0V VCC
PCI_reset
PCI ^ GNT
4
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达拉斯，德克萨斯州75265
TSB12LV21B
（ PCILynx - 2 ）， IEEE 1394链路层控制器
SLLS306- 1998年7月
表1.信号分类按引脚数（续）
PIN号
165
166
167
信号名称
3.3V VCC
PCI_INTA
PCI ^ REQ
PIN号
168
169
170
信号名称
GND
pci_ad31
pci_ad30
PIN号
171
172
173
信号名称
pci_ad29
3.3V VCC
pci_ad28
PIN号
174
175
176
信号名称
pci_ad27
GND
pci_ad26
终端功能
电源端子
终奌站
名字
号
6, 14, 21, 28, 35, 45,
51, 65, 72, 79, 89,
95, 102, 114, 121,
130, 141, 150, 155,
160, 168, 175
1, 8, 19, 26, 33, 42,
49, 56, 70, 75, 86,
93, 100, 107, 116,
128, 136, 138, 145,
157, 165, 172
12, 40, 60, 63, 84,
109, 162
I / O
TYPE
功能
GND
I
设备接地端子
3.3V VCC
I
核心逻辑3.3 V电源端子
5.0V VCC
I
5 V电源轨为5 V容限输入缓冲区
PCI系统终端
终奌站
名字
PCI_CLK
号
161
I / O
TYPE
I
功能
系统的PCI总线时钟。从为0MHz这个信号范围 - 33MHz的兆赫，并提供定时对所有交易
在PCI总线上。所有的PCI信号被采样在PCLK的上升沿。
pci_reset 。当PCI总线复位有效的pci_reset信号使PCILynx -2到3态所有
输出缓冲器和复位所有内部寄存器。当pci_reset被断言，该装置是完全
非功能性。 pci_reset被拉高之后， PCILynx - 2处于默认状态。
PCI系统中断答：这是一个漏极开路信号。
PCI_reset
PCI_INTA
163
166
I
OD
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5
TSB21LV03
IEEE 1394-1995 TRIPLE -电缆收发器/仲裁器
SLLS230A - 1996年3月 - 修订1996年12月
D
D
D
D
D
D
D
D
D
D
D
支持IEEE 1394-1995的规定
标准的高性能串行总线
完全兼容的FireWire
IEEE 1394-1995的实现
提供了三种完全兼容电缆
端口每秒100/200兆比特
（兆位/秒）
电缆端口监视线路条件
主动连接到远程节点
设备掉电功能，以节省
能在电池供电应用
不活动端口关闭以节省电力
逻辑执行系统初始化和
仲裁功能
编码和解码功能，包括用于
数据选通位级编码
重新同步本地输入数据
时钟
采用3.3 V单电源供电
接口链路层控制器支持
可选附件J电气隔离和
TI 总线持有人隔离
D
D
D
D
D
D
D
D
D
数据接口链路层控制器
只要通过2/4平行线在
50兆位/秒
25 - MHz晶体振荡器和PLL提供
发送/在100/200 Mb / s的接收数据，
和链路层控制器时钟频率为50 MHz
能够与1394链路层
控制器采用5 V电源
在整个1394电缆能够与1394
物理层（ PHY）采用5 V电源
节点电源类信息信号
对系统电源管理
电力线缆存在监测
单独的电缆偏置和驱动程序终止
电源电压为每个端口
多个独立封装端子
提供模拟和数字电源
和地面
高性能64引脚TQFP （ PM ）
包
描述
的TSB21LV03提供了实现在一个三端口的节点所需要的模拟物理层功能
基于电缆的IEEE 1394-1995的网络。每根电缆的端口包括两个差分线路收发器。该
收发器包括电路按需要确定连接状态来监视线路状况，对
初始化和仲裁，并为数据包的接收和发送。的TSB21LV03被设计成连接
同一个链路层控制器（LLC） ，如TSB12LV21 ， TSB12LV31 ，或TSB12C01A 。
该TSB21LV03需要任何外部24.576 MHz的晶体或晶体振荡器。内部振荡器
驱动一个内部锁相环（PLL） ，其产生所需的196.608兆赫基准信号。该
196.608 MHz的参考信号在内部被分成以提供控制49.152 / 98.304 MHz的时钟信号
传输的出站编码的选通和数据的信息。的49.152 MHz的时钟信号也被
提供给关联的LLC以两个芯片的同步，并用于对再同步
接收到的数据。断电功能，当通过取PD端子高使能，停止的操作
PLL和禁止的除外电缆未激活信号电路的所有电路。
该TSB21LV03支持本身和它的有限责任公司之间的一个可选的隔离屏障。当ISO绑高，
链路接口输出表现一般。当ISO接低电平，内部差分逻辑被启用，并且
输出成为短脉冲，它可以通过一个电容器或变压器在IEEE中描述的耦合
1394-1995附录J.
此串行总线技术，实现了覆盖苹果电脑股份有限公司和INMOS有限公司的一项或多项专利。
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
FireWire是苹果电脑公司的注册商标。
TI是德州仪器的商标。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1996年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
1
TSB21LV03
IEEE 1394-1995 TRIPLE -电缆收发器/仲裁器
SLLS230A - 1996年3月 - 修订1996年12月
描述（续）
数据位为通过端口从LLC上的两个或四个数据线（D0接收的电缆被发送 -
D3）和被内部地锁存于TSB21LV03与49.152 MHz的系统时钟同步。这些
位被串联结合，编码，并在98.304或196.608兆比特/秒作为出站数据选通传输的
信息流。在传输过程中，编码的数据信息传输差分对TPB
电缆对（ s）和所编码的选通信息被差分传输对苯二甲酸电缆对（多个） 。
在数据包接收，接收电缆端口的TPA和TPB发射器被禁用，而接收器
该端口被启用。经编码的数据信息被接收在TPA电缆对，并将编码
警示信息上收到城规会的电缆线对。所接收的数据选通信息进行解码，以
恢复的接收时钟信号和串行数据位。串行数据位被分成两个或四个平行
流，再同步到本地系统时钟，并将其发送到相关联的有限责任公司。所接收的数据也
发送（重复）出来的其它活性（已连接）电缆端口。
无论是TPA和TPB线缆接口集成差分比较器在监视线路状态
初始化和仲裁。这些比较器的输出被使用的内部逻辑，以确定
仲裁状态。所述TPA信道监视输入电缆的共模电压。此值
共模电压被仲裁过程中用于设定下一个分组的传输速度。此外，
城规信道监视输入电缆的共模电压为的远程供给的存在
双绞线偏置电压。此共模电压的存在或不存在下被用作指示
电缆的连接状态。电缆连接状态信号被内部去抖在TSB21LV03上一个
电缆断开到连接。去抖电缆连接状态信号启动总线复位。对电缆
断开连接到连接去抖动时延掺入。上有一个电缆断开没有延迟。
该TSB21LV03提供了1.86 V的标称偏置电压驱动负载端接。这个偏置电压，看时
通过由遥控接收器的电缆，表示活动连接的存在。这种偏差的值
电压已经选择允许收发器芯片之间的互联互通无论从5 V或3 V操作
标称电源。这个偏置电压源应使用的外部滤波电容来稳定
约1.0
F.
发射机电路在下列条件下被禁用：功率下降，电缆不活跃，重置或
发射器禁用。接收机电路在下列条件下被禁用：功率下降，电缆不
活动或接收器禁用。双绞线偏压电路被在以下条件下被禁用：
掉电或复位。当PD输入为高电平时，会出现断电情况。该电缆未激活（ CNA ）
发生条件时，电缆的连接状态指示没有连接电缆。复位状态
当RESET输入端为低电平时。发射器禁用和接收器禁用条件
从内部逻辑来确定。
在TSB21LV03的线路驱动器工作在高阻抗的电流模式，并设计有工作
外部112 - Ω线路终端电阻网络。一个网络在每个双绞线的两端设置
电缆。每一个网络是由一对串联连接的56 - Ω的电阻器。所述对的中点
直接连接到所述双绞线A（ TPA）的封装端子电阻器被连接到TPBIAS
电压端。一对电阻器的中点，其直接连接到所述双绞线B（ TPB）
封装端子耦合到地通过一个并联RC网络与推荐的电阻器和电容器
5千欧姆250 pF的值分别。的外部电阻器的值被设计成满足草案
并联连接，当与内部接收机的电路和示于图3中的标准规格。
驱动器的输出电流，以及其他内部工作电流，是由一个外部电阻器来设定。这个电阻
连接在R0和R1端子之间，并且具有6.3千欧的值，
±0.5%.
2
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TSB21LV03
IEEE 1394-1995 TRIPLE -电缆收发器/仲裁器
SLLS230A - 1996年3月 - 修订1996年12月
描述（续）
四个封装端子被用作输入来设置在自识别四个配置状态位（自标识）
数据包。这些端子是硬连接的高或低的设备设计的一个功能。 PC0 - PC2是
三个端子，指示或者需要从电缆或将电源提供给所述电缆的能力功率。
第四个终端，C / LKON ，表示节点是否是一个竞争者总线管理器。当C / LKON
终端是断言，这意味着该节点可以是一个竞争者总线管理器。当终端不被肯定，
这意味着该节点不是竞争者。 C位对应于20位的自ID包， PC0对应
到21位， PC1对应位22 ，和PC2对应于23位（见IEEE 1394-1995的表4-29
标准的其他详细信息） 。
电源关断端子， PD ，以允许掉电模式下，大多数的TSB21LV03电路
断电于电池供电的应用节约能源。电缆终端的状态， CNA ，提供
在高输出时所有的双绞线电缆端口断开。这个输出是不抖。中央社输出
可用于确定何时所述TSB21LV03向下或向上供电。在掉电模式下，所有的电路是
除了CNA电路禁用。但是应当注意的是，当该装置处于开机状态下它不作用
中继模式。
当TSB21LV03的电源被断开，而在双绞线电缆连接，所述
TSB21LV03发射器和接收器电路被设计为在呈高阻抗的电缆
为了不加载TPBIAS端电压在电缆的另一端。
如果TSB21LV03正在与一个不被带出到连接器的端口的一个或多个， TSB的使用
终端必须终止进行可靠操作。对于每一个未使用的端口，城规会+和TPB-端子必须
是连接在一起，并连接到GND。这是正常终止网络进行。当一个端口不
已连接电缆，正常终止网络拉TPB +和TPB-接地通过5 kΩ的
电阻器，从而禁用端口。
注意：
在1394总线上的所有节点上的所有间隙的计数必须相同。这可能仅通过使用来实现
的phy的配置包（见IEEE 1394-1995标准的节4.3.4.3 ），或通过使用两个总线
重置，重置这些间隙计数到最高水平（ 3Fh的） 。
链路功率状态（LPS）的终端的工作原理与C / LKON终端来管理的的LLC功率使用情况
节点。脂多糖终端显示，该节点的LLC电源关闭和断电的PHY - LLC
接口，以节省功率。如果的phy然后接收一个链路上的数据包，则C / LKON终端被激活，以输出
一个6.114 MHz的信号，它可以用来由LLC本身通电。一旦在LLC被加电时，内毒素
信号传输该给TSB21LV03和C / LKON信号被关断和PHY链路接口是
启用。
两个封装端子被用于设置在制造中使用的各种试验条件。这些终端
TESTM1和TESTM2 ，应该连接到V
DD
以进行正常操作。
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3
TSB21LV03
IEEE 1394-1995 TRIPLE -电缆收发器/仲裁器
SLLS230A - 1996年3月 - 修订1996年12月
功能框图
CPS
LPS
ISO
中央社
系统时钟
LREQ
CTL0
CTL1
D0
D1
D2
D3
仲裁
和
控制
状态
机
逻辑
链接
接口
I / O
收到
数据
解码器/
重定时器
BIAS
电压
和
当前
发电机
R0
R1
TPBIAS1
TPBIAS2
TPBIAS3
TPA 1+
TPA1 -
PC0
PC1
PC2
C / LKON
TESTM1
TESTM2
电缆端口1
TPB1 +
TPB1 -
TPA2 +
PD
发送
数据
编码器
电缆端口2
TPA2 -
TPB2 +
TPB2 -
RESET
TPA3 +
电缆端口3
TPA3 -
TPB3 +
TPB3 -
水晶
振荡器
PLL
系统，并
时钟
发电机
XI
XO
滤波器
4
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TSB21LV03
IEEE 1394-1995 TRIPLE -电缆收发器/仲裁器
SLLS230A - 1996年3月 - 修订1996年12月
包装外形
DGND
DGND
ISO
AGND
R1
R0
PLLV
DD
XO
XI
AV
DD
滤波器
PLLGND
PLLGND
AV
DD
RESET
LPS
LREQ
V
DD
-5V
DV
DD
DV
DD
PD
DGND
系统时钟
DGND
CTL0
CTL1
D0
D1
D2
D3
AGND
AGND
47
46
45
44
43
42
41
40
39
38
37
36
35
34
1
2
3
4
5
6
7
8
9
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
48
TSB21LV03
10
11
12
13
14
15
33
16
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
TPBIAS3
TPBIAS2
TPBIAS1
TPA1+
TPA1–
TPB1+
TPB1–
AGND
TPA2+
TPA2–
TPB2+
TPB2–
TPA3+
TPA3–
TPB3+
TPB3–
DGND
DGND
DV
DD
DV
DD
TESTM2
TESTM1
CPS
AV
DD
AV
DD
AGND
C / LKON
PC0
PC1
PC2
中央社
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