【特点26-42 MIPS整数性能3.5-5.6 MFLOPS浮点性能IEEE 754兼容FPU独立指】,IC型号TS68040VR25A,TS68040VR25A PDF资料,TS68040VR25A经销商,ic,电子元器件-51电子网

特点

26-42 MIPS整数性能

3.5-5.6 MFLOPS浮点性能

IEEE 754兼容FPU

独立指令和数据MMU的

4K字节的物理指令缓存和4K字节的物理数据缓存访问的

同时

32位非复用的外部地址和数据总线与同步接口

用户目标代码与所有早期TS68000微处理器兼容

通过总线侦听多主机/多处理器支持

并发整数单元， FPU ， MMU ，总线控制器和总线窥探者最大化

吞吐量

4G字节直接寻址范围

软件支持包括优化C编译器和UNIX

System V的港口

IEEE P 1149-1测试模式（ JTAG ）

F = 25兆赫， 33兆赫; V

= 5V ± 5％ ; P

= 7W

在TS88915T时钟驱动器的使用建议

三阶

GENERATION

32-bit

微处理器

TS68040

描述

该TS68040是Atmel的第三代68000兼容，高性能， 32位

位微处理器。该TS68040是一个虚拟存储器微处理器用人

多个并行执行单元和一个高度集成的体系结构，以提供

非常高的性能在单片HCMOS器件。在一块芯片上，所述TS68040

集成了68030兼容的整数单元，一个IEEE 754兼容浮点单元

（ FPU ），并完全独立指令和数据的需求分页内存管理

精神疾病单元（MMU ），包括4K字节的独立指令和数据高速缓存。一

的指令执行的并行性程度高时，通过使用多取得

PLE独立的执行管线，多个内部总线，以及一个完整的内部

哈佛体系结构，包括独立的物理高速缓存用于指令和数据

访问。该TS68040还直接支持的高速缓存一致性，在多应用程序

阳离子专用的片上总线监视逻辑。

该TS68040与TS68000以前成员的用户对象的代码兼容

家庭与专门优化，以减少编译器gener-的执行时间

成的代码。 68040 HCMOS技术，提供速度之间的理想平衡，

功率和物理装置的尺寸。

图1是本TS68040的一个简化框图。指令执行的用户喉─

林立在这两个整数单元和FPU 。独立的数据和指令MMU的控制

主高速缓存和地址转换缓存（ ATC中）。在ATC中加快对数

的iCal - 物理地址转换通过存储最近使用的翻译。公交车

窥探者电路确保缓存的一致性，在多和多

应用程序。

筛选

MIL-STD-883

DESC 。绘画5962-93143

爱特梅尔标准

修订版2116A - HIREL ， 9月2日

后缀

PGA 179

陶瓷针脚栅格阵列

下腔

后缀f

CQFP 196

鸥翼式形状铅

陶瓷佛罗里达州四包

图1 。

框图

指令数据总线

指令

ATC

指令

缓存

指令

地址

指令

取

兑换

解码

有效

地址

计算

有效

地址

取

执行

写

后

写

后

指令

MMU / CACHE / SNOOP

调节器

指令存储器单元

地址

公共汽车

执行

数据

公共汽车

数据存储单元

数据

MMU / CACHE / SNOOP

调节器

数据

地址

公共汽车

控制

信号的

浮点

点

单位

整

单位

数据

ATC

数据

缓存

操作数数据总线

TS68040

2116A–HIREL–09/02

TS68040

介绍

该TS68040是增强， 32位， HCMOS微处理器，结合了英特

GER单位处理TS68030微处理器具有独立的功能，

4K字节的数据和指令高速缓存和一个片上FPU 。该TS68040维护

32位寄存器提供与整个TS68000族以及32位地址

和数据路径，丰富的指令集，和通用的寻址模式。指令execu-

化收益并联接入到内部缓存， MMU操作和总线

控制器活动。此外，整数单元被用于高级语言优化

环境。

该TS68040 FPU是用户对象的码与TS68882浮点兼容

协处理器，符合ANSI / IEEE标准754二进制浮点arith-

metic 。该FPU进行了优化执行的最常用的子集

TS68882指令集，包括额外的指令格式为单dou-

结果BLE -精度四舍五入。在FPU浮点指令的执行

的同时在整数单元整数指令。

在MMU的支持多处理，通过翻译逻辑虚拟内存系统

地址，以使用存储在存储器中的转换表的物理地址。在MMU的

存储最近使用过的地址映射在两个独立的ATC -片。当ATC

包含用于由处理器，一个翻译所需的总线周期的物理地址

表搜索被避免和物理地址被立刻供给，没有涉及任何

推迟进行地址转换。每MMU有两个透明的转换寄存器可用

能够定义一对一的映射地址空间段由大小不等

16M字节为4G字节的每一个。

每MMU提供只读，并以页为单位的主管只保护。另外，

进程可以通过分配每个唯一的表给出分离的地址空间

结构和更新后，任务调剂根指针。孤立的地址空间亲

TECT独立过程的完整性。

的指令和数据高速缓存从机器的其余部分独立地运作，

存储信息用于由执行单元快速访问。每个高速缓存驻留在其自己的

内部地址总线及内部数据总线，允许同时访问两个。该

数据缓存提供了一个可以在配置直写或回写模式，写操作

页逐页的基础。

该TS68040总线控制器支持高速，非复用，同步

外部总线接口，它允许下面的传输大小：字节，字（2字节），

长字（4字节），和线路（16个字节）。行访问都使用突发传输进行

FERS的读取和写入操作来提供高数据传输率。

2116A–HIREL–09/02

引脚分配

PGA 179

图2中。

底部视图

表1中。

电源矫揉造作到PGA体

GND

PLL

内部逻辑

输出驱动器

C6，C7， C9 ，C11， C13 ，K3， K16 ，L3， M16 ，R4， R11，R13 ，

S10中， T4， S9中， R 6 ，R 10

B2，B4 ，B6， B8 ，B10， B13 ， B15 ， B17 ，D2， D17 ，F2， F17 ，

H2， H17 ，L2， L17 ，N2， N17 ，Q2， Q17 ，S2 ，S15， S17的

C5， C8，C10 ，C12， C14 ，H3， H16 ，J3， J16 ， L16 ，M 3， R 5 ，

R12, R8

B5 ，B9， B14 ，C2 ，C17 ，G2 ，G17 ，M2， M17 ， R 2， R 17 ，

S16

TS68040

2116A–HIREL–09/02

TS68040

CQFP 196

网络连接gure 3 。

引脚分配

表2中。

电源矫揉造作到CQFP身体

GND

PLL

内部逻辑

输出驱动器

4, 9, 10, 19, 32, 45, 73, 88, 113, 119, 121, 122, 124,

125, 129, 130, 141, 159, 172

7, 15, 22, 28, 35, 42, 49, 50, 51, 57, 63, 69, 76, 77, 83,

84, 91, 97, 98, 99, 105, 106, 146, 147, 148, 149, 155,

162, 163, 169, 176, 182, 183, 189, 195, 196

127

3, 18, 31, 40, 46, 60, 72, 87, 114, 126, 137, 158, 173,

186

12, 25, 38, 54, 66, 80, 94, 102, 152, 166, 179, 192

2116A–HIREL–09/02

特点

26-42 MIPS整数性能

3.5-5.6 MFLOPS浮点性能

IEEE 754兼容FPU

独立指令和数据MMU的

4K字节的物理指令缓存和4K字节的物理数据缓存访问的

同时

32位非复用的外部地址和数据总线与同步接口

用户目标代码与所有早期TS68000微处理器兼容

通过总线侦听多主机/多处理器支持

并发整数单元， FPU ， MMU ，总线控制器和总线窥探者最大化

吞吐量

4G字节直接寻址范围

软件支持包括优化C编译器和UNIX

System V的港口

IEEE P 1149-1测试模式（ JTAG ）

F = 25兆赫， 33兆赫; V

= 5V ± 5％ ; P

= 7W

在TS88915T时钟驱动器的使用建议

三阶

GENERATION

32-bit

微处理器

TS68040

描述

该TS68040是Atmel的第三代68000兼容，高性能， 32位

位微处理器。该TS68040是一个虚拟存储器微处理器用人

多个并行执行单元和一个高度集成的体系结构，以提供

非常高的性能在单片HCMOS器件。在一块芯片上，所述TS68040

集成了68030兼容的整数单元，一个IEEE 754兼容浮点单元

（ FPU ），并完全独立指令和数据的需求分页内存管理

精神疾病单元（MMU ），包括4K字节的独立指令和数据高速缓存。一

的指令执行的并行性程度高时，通过使用多取得

PLE独立的执行管线，多个内部总线，以及一个完整的内部

哈佛体系结构，包括独立的物理高速缓存用于指令和数据

访问。该TS68040还直接支持的高速缓存一致性，在多应用程序

阳离子专用的片上总线监视逻辑。

该TS68040与TS68000以前成员的用户对象的代码兼容

家庭与专门优化，以减少编译器gener-的执行时间

成的代码。 68040 HCMOS技术，提供速度之间的理想平衡，

功率和物理装置的尺寸。

图1是本TS68040的一个简化框图。指令执行的用户喉─

林立在这两个整数单元和FPU 。独立的数据和指令MMU的控制

主高速缓存和地址转换缓存（ ATC中）。在ATC中加快对数

的iCal - 物理地址转换通过存储最近使用的翻译。公交车

窥探者电路确保缓存的一致性，在多和多

应用程序。

筛选

MIL-STD-883

DESC 。绘画5962-93143

爱特梅尔标准

修订版2116A - HIREL ， 9月2日

后缀

PGA 179

陶瓷针脚栅格阵列

下腔

后缀f

CQFP 196

鸥翼式形状铅

陶瓷佛罗里达州四包

图1 。

框图

指令数据总线

指令

ATC

指令

缓存

指令

地址

指令

取

兑换

解码

有效

地址

计算

有效

地址

取

执行

写

后

写

后

指令

MMU / CACHE / SNOOP

调节器

指令存储器单元

地址

公共汽车

执行

数据

公共汽车

数据存储单元

数据

MMU / CACHE / SNOOP

调节器

数据

地址

公共汽车

控制

信号的

浮点

点

单位

整

单位

数据

ATC

数据

缓存

操作数数据总线

TS68040

2116A–HIREL–09/02

TS68040

介绍

该TS68040是增强， 32位， HCMOS微处理器，结合了英特

GER单位处理TS68030微处理器具有独立的功能，

4K字节的数据和指令高速缓存和一个片上FPU 。该TS68040维护

32位寄存器提供与整个TS68000族以及32位地址

和数据路径，丰富的指令集，和通用的寻址模式。指令execu-

化收益并联接入到内部缓存， MMU操作和总线

控制器活动。此外，整数单元被用于高级语言优化

环境。

该TS68040 FPU是用户对象的码与TS68882浮点兼容

协处理器，符合ANSI / IEEE标准754二进制浮点arith-

metic 。该FPU进行了优化执行的最常用的子集

TS68882指令集，包括额外的指令格式为单dou-

结果BLE -精度四舍五入。在FPU浮点指令的执行

的同时在整数单元整数指令。

在MMU的支持多处理，通过翻译逻辑虚拟内存系统

地址，以使用存储在存储器中的转换表的物理地址。在MMU的

存储最近使用过的地址映射在两个独立的ATC -片。当ATC

包含用于由处理器，一个翻译所需的总线周期的物理地址

表搜索被避免和物理地址被立刻供给，没有涉及任何

推迟进行地址转换。每MMU有两个透明的转换寄存器可用

能够定义一对一的映射地址空间段由大小不等

16M字节为4G字节的每一个。

每MMU提供只读，并以页为单位的主管只保护。另外，

进程可以通过分配每个唯一的表给出分离的地址空间

结构和更新后，任务调剂根指针。孤立的地址空间亲

TECT独立过程的完整性。

的指令和数据高速缓存从机器的其余部分独立地运作，

存储信息用于由执行单元快速访问。每个高速缓存驻留在其自己的

内部地址总线及内部数据总线，允许同时访问两个。该

数据缓存提供了一个可以在配置直写或回写模式，写操作

页逐页的基础。

该TS68040总线控制器支持高速，非复用，同步

外部总线接口，它允许下面的传输大小：字节，字（2字节），

长字（4字节），和线路（16个字节）。行访问都使用突发传输进行

FERS的读取和写入操作来提供高数据传输率。

2116A–HIREL–09/02

引脚分配

PGA 179

图2中。

底部视图

表1中。

电源矫揉造作到PGA体

GND

PLL

内部逻辑

输出驱动器

C6，C7， C9 ，C11， C13 ，K3， K16 ，L3， M16 ，R4， R11，R13 ，

S10中， T4， S9中， R 6 ，R 10

B2，B4 ，B6， B8 ，B10， B13 ， B15 ， B17 ，D2， D17 ，F2， F17 ，

H2， H17 ，L2， L17 ，N2， N17 ，Q2， Q17 ，S2 ，S15， S17的

C5， C8，C10 ，C12， C14 ，H3， H16 ，J3， J16 ， L16 ，M 3， R 5 ，

R12, R8

B5 ，B9， B14 ，C2 ，C17 ，G2 ，G17 ，M2， M17 ， R 2， R 17 ，

S16

TS68040

2116A–HIREL–09/02

TS68040

CQFP 196

网络连接gure 3 。

引脚分配

表2中。

电源矫揉造作到CQFP身体

GND

PLL

内部逻辑

输出驱动器

4, 9, 10, 19, 32, 45, 73, 88, 113, 119, 121, 122, 124,

125, 129, 130, 141, 159, 172

7, 15, 22, 28, 35, 42, 49, 50, 51, 57, 63, 69, 76, 77, 83,

84, 91, 97, 98, 99, 105, 106, 146, 147, 148, 149, 155,

162, 163, 169, 176, 182, 183, 189, 195, 196

127

3, 18, 31, 40, 46, 60, 72, 87, 114, 126, 137, 158, 173,

186

12, 25, 38, 54, 66, 80, 94, 102, 152, 166, 179, 192

2116A–HIREL–09/02