TPS70745 ， TPS70748 ， TPS70751 ， TPS70758 ， TPS70702
双输出低压差稳压器
与POWER UP测序SPLIT电压DSP系统
SLVS291 - 2000年5月
描述（续）
该TPS707xx系列稳压器提供了非常低的压差电压，双输出，功率可达
顺序控制，它主要设计用于DSP应用。这些器件具有极低的噪声
而无需使用任何附加的滤波器旁路电容，并且设计输出表现为具有快速瞬态
响应和稳定具有10 uF的低ESR电容。
这些装置具有固定的3.3V / 2.5 - V， 3.3 V / 1.8 V， 3.3 V / 1.5 -V ， 3.3 V / 1.2 - V和可调/可调电压
选项。稳压器1可支持高达250 mA和稳压器2可支持高达125 mA的电流。单独的电压
输入允许设计人员配置源动力。
由于PMOS器件表现为低阻值电阻，电压差非常低（通常为83毫伏
在调节器1）和是成正比的输出电流。另外，由于在PMOS导通元件是
电压驱动器，静态电流非常低，并且独立于输出负载（最大的
230
A
在整个输出电流范围内） 。该LDO系列还具有睡眠模式;施加高信号
根据EN （使能）关闭两个调节器，减少了输入电流为1
A
在T
J
= 25°C.
该设备被使能时， EN引脚被连接到一个低电平输入电压。两者的输出电压
监管者感觉到在V
SENSE1
和V
SENSE2
分别引脚。
输入信号在SEQ引脚控制这两个监管机构的上电顺序。当该装置是
启用和SEQ终端拉高或悬空，V
OUT2
将导通的第一和第五
OUT1
将保持关闭，直到
V
OUT2
达到其稳定的输出电压的大约83％。在那个时间V
OUT1
将导通。如果V
OUT2
被拉低于83 ％ （即过载条件）V
OUT1
将被关闭。拉SEQ终端低，挫折
加电顺序和V
OUT1
将被首先接通。该序列引脚连接到一个内部上拉电流
源。
对每个稳压器，内部有一个放电晶体管放电的输出电容器时的调节器
关闭（禁用） 。
该PG1脚报告的电压条件VOUT1 。功率良好，可用于实现一个SVS为
电路通过调节1提供。
该TPS707xx设有一个RESET （ SVS ， POR ，或上电复位） 。 RESET输出在启动DSP复位
系统中的欠压状态下相关的数字应用。 RESET指示状态
V的
OUT2
和手动复位引脚（ MR1和MR2 ） 。当V
OUT2
达到95％的稳定的电压的和
MR1和MR2是在逻辑高电平状态， RESET将进入高阻抗状态后120 ms的延时。 RESET
会去逻辑低状态时， V
OUT2
稳压输出电压拉至低于95 ％（即过载条件）
它的稳定电压。为了监视V
OUT1
中， PG1的输出引脚可以连接到MR1或MR2 。
该器件具有欠压锁定UVLO电路，防止内部监管机构转动，直到
VIN1达到2.5V 。
可选项
TJ
稳压器1
VO （ V）
3.3 V
3.3 V
- 40 ° C至125°C
3.3 V
3.3 V
可调整的
（ 1.22 V至5.5 V ）
稳压器2
VO （ V）
1.2 V
1.5 V
1.8 V
2.5 V
可调整的
（ 1.22 V至5.5 V ）
TSSOP
（ PWP ）
TPS70745PWP
TPS70748PWP
TPS70751PWP
TPS70758PWP
TPS70702PWP
注：该TPS70702是使用可编程的外部电阻分压器（见
应用信息） PWP封装提供卷带封装。添加
的R后缀的设备类型（例如， TPS70702PWPR ） 。
2
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