TP5510全双工模拟前端（ AFE ），为消费类应用
1997年2月
TP5510
全双工模拟前端（AFE ）
对于消费类应用
概述
该TP5510包括一个
M-法
单片AFE器件泌尿道感染
lizing所示的AD和DA转换架构
图1
和一串行数据接口的装置是fabricat-
采用美国国家半导体的先进的双层多晶硅CMOS工艺版
（ microCMOS ）
该装置的AD部分包含一个输入增益
调节放大器的有源RC前置滤波器，它消除了很
高频噪声和开关电容器带通
过滤器，拒绝低于200赫兹以上3400 Hz的信号
此外，还包括自动调零电路，和一个压缩
AD进行采样经滤波的信号，并将其转换到
M-法
数字格式的器件所的解码部分
一个扩大的DA其中重建模拟的sists
从压缩信号
M-法
编写一个低通滤波器
其中修正的DA输出的罪XX响应
和抑制高于3400赫兹的信号，随后通过一个单
能够驱动低阻抗端功率放大器
加载该设备需要1 536 MHz的1 544 MHz或
2 048 MHz的主时钟，位时钟，它可以从64变化
kHz至2 048 MHz和8kHz的帧同步脉冲
特点
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
完成一个D和D A与过滤系统，包括
串行数据接口
编码的高通和低通滤波器
解码低通滤波器与罪X X校正
有源RC噪声滤波器
M-法
兼容的D和D A
内部精密基准电压源
内部自动调零电路
M-法
TP5510
g
5V操作
通常较低的工作功耗60毫瓦
省电待机状态下通常为3毫瓦
自动断电
TTL或CMOS兼容的数字接口
最大限度地提高了PC卡的电路密度
塑料DIP和SOIC封装
8位数字I O
13位的动态范围
使用带有DSP处理器
应用无磁带答录机的无绳
手机蜂窝无线电
接线图
双列直插式封装
TL 11186 - 1
顶视图
订单号TP5510WM
见NS包装数M16B
订单号TP5510N
见NS包装数N16A
TRI- STATE是美国国家半导体公司的注册商标。
C
1996年美国国家半导体公司
TL 11186
RRD - B30M27印制在U S A
HTTP
WWW国家COM
框图
TL 11186 - 2
图1
引脚说明
符号
V
BB
GNDA
VF
D
O
V
CC
功能
负电源引脚V
BB
E B
5V
g
5%
模拟地所有信号都引用
此引脚
接收功率扩增的模拟输出
费里
正电源引脚V
CC
E A
5V
g
5%
符号
FS
D
功能
解码帧同步脉冲使
BCLK
R
将数据转变为D-
D
FS
D
是一个
8 kHz的脉冲序列见
图2
和
3
为
时序的详细信息
解码数据输入端的数据被移位成D-
D
继FS
D
前沿
BCLK
D
CLKSEL位时钟，将数据移入
D
自动对焦
之三FS
D
前缘可能会发生变化，从
64 kHz至2 MHz的048或者可
是一个逻辑输入，其选择任一
1 536 MHz的1 544 MHz或2048 MHz的频率
在同步模式下主时钟
BCLK
D
同时用于编码和DE-
码方向上（见表1）
D
D
HTTP
WWW国家COM
2
引脚说明
（续）
符号
MCLK
D
PDN
功能
编码主时钟必须是1 536 MHz的
1 544 MHz或2048 MHz的可能是异步
与异步的MCLK
E
但应同步
与异步的MCLK
E
最佳perform-
ANCE当MCLK
D
连接continu-
ously低MCLK
E
被选择用于所有跨
最终时序当MCLK
D
连接
持续高器件上电
下
编码主时钟必须是1 536 MHz的
1 544 MHz或2048 MHz的可能是异步
与异步的MCLK
D
最佳性能
从同步操作实现
编码帧同步脉冲输入，恩
冷杉BCLK
E
移出D上的数据
E
FS
E
在8 kHz的脉冲序列见
图2
和
3
对时序的详细信息
该位时钟，移出数据
D
E
可能会有所不同，从64 kHz至2 MHz的048
但必须是同步的MCLK
E
三态数据输出是恩
财政司司长体健
E
开漏输出，在低脉冲
在A D时隙
编码输入的模拟输出amplifi-
呃用于外部设定增益
反相输入编码输入amplifi-
er
编码输入的非反相输入端
扩音器
与BCLK
D
CLKSEL可以被用来选择适当的
内部分频器为1 536 MHz的1 544 MHz的主时钟
或2 048 MHz的频率1 544 MHz运行的自动装置
matically补偿了193个时钟脉冲的每个
FRAME
与BCLK的一个固定电平
D
CLKSEL引脚BCLK
E
会
选择作为比特时钟同时为编码和解码
指示表1表明操作的频率
它可以根据BCLK的状态来选择
D
CLKSEL在该同步模式的比特时钟BCLK
E
可以是从64千赫至2 048兆赫，但必须同步
理性与MCLK
E
每个FS
E
脉冲开始的编码周期和数据
从过去的编码周期被移位的启用了
D
E
在BCLK的上升沿输出
E
经过8位时钟
期间三态
E
输出被返回到高im-
pedance状态随着FS
D
脉冲数据经由锁存
D
D
输入在BCLK的下降沿
E
（或BCLK
D
如果运行 -
宁） FS
E
和FS
D
必须是同步的MCLK
E D
表我选择的主时钟频率的
BCLK
D
CLKSEL
主频
0
1
主时钟
频率选择
TP5510
1 536 MHz或1 544 MHz的
2 048 MHz的
1 536 MHz或1 544 MHz的
MCLK
E
FS
E
BCLK
E
D
E
TS
E
GS
E
VF
E
I
b
VF
E
I
a
功能说明
上电
当电源首次加电复位电路initializ-
ES的AFE ，并将其放在一个掉电状态所有非
必要的电路失效和D
E
和VF
D
输出
看跌期权被置于高阻抗状态到开机的DE-
副逻辑低电平或时钟必须被施加到
MCLK
D
PDN引脚
和
FS
E
和FS或
D
脉冲必须是压力
耳鼻喉科因此2断电控制模式可供选择的
首先是拉MCLK
D
PDN引脚为高电平的另一种方法是
同时按住FS
E
和FS
D
该设备的投入持续低
将掉电最后FS后约2毫秒
E
or
FS
D
将发生在第一FS脉冲电
E
或FS
D
脉冲三态数据输出D
E
将保持在
高阻抗状态，直到第二FS
E
脉冲
同步操作
对于同步运行相同的主时钟，位
时钟应同时用于编码和解码方向
系统蒸发散在这种模式下时钟必须施加的MCLK
E
和
在MCLK
D
PDN引脚可以用作断电控制
在MCLK低水平
D
PDN通电的装置和
高层中对设备断电。在这两种情况下的MCLK
E
将被选择作为主时钟的两个编码和
解码电路的位时钟也必须适用于BCLK
E
异步操作
对于异步操作独立的编码和解码
时钟可以应用于MCLK
E
和MCLK
D
必须是
1 536 MHz或1 544兆赫的TP5510 ，不必
同步为了获得最佳的传输性能却
MCLK
D
应该是同步的MCLK
E
这是很容易
通过应用只有静态逻辑电平的MCLK实现
D
PDN引脚这将自动连接MCLK
E
所有接口
最终MCLK
D
功能（见引脚说明）对于1 544 MHz的
操作该设备自动补偿
第193个时钟脉冲的每一帧FS
E
开始每个A D转换
锡永周期，并且必须同步与MCLK
E
和
BCLK
E
FS
D
开始每个D转换周期，且必须
同步与BCLK
D
BCLK
D
必须是一个时钟的逻辑
在表1所示的水平没有在异步模式下有效
BCLK
E
与BCLK
D
可以从64千赫运营2 048 MHz的
短帧同步操作
在AFE可以利用任一短帧同步脉冲或长
帧同步脉冲刚上电时器件AS-i
sumes短帧模式在此模式下两个帧同步
脉冲FS
E
和FS
D
必须是一个位时钟周期长
在规定的时序关系
图2
与FS
E
高
BCLK的下降沿期间
E
下一个上升沿
BCLK
E
能够为D
E
三态输出缓冲器这将
输出符号位以下七个上升沿时钟
从余下的七位和下一个下降沿显示
禁止进入
E
输出带FS
D
的下降沿期间，高
BCLK
D
（ BCLK
E
在同步模式）下一个下降沿
BCLK的
E
在标志位锁存器的以下七个下降
3
HTTP
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功能说明
（续）
边锁在剩下的七位这两款器件可
利用短帧同步脉冲在同步或异步
异步的操作模式
长帧同步操作
使用长帧模式两种帧同步脉冲
FS
E
和FS
D
必须是三个或更多位时钟周期，
在规定的时序关系
科幻gure 3
基于该
发送帧同步FS
E
该AFE会感觉是否短路
或长帧同步脉冲被用来对于64 kHz的能操作
ATION帧同步脉冲必须保持为低最小
160纳秒为D
E
三态输出缓冲器使能
FS的上升沿
E
或BCLK的上升缘
E
而─
曾经是后和第一位时钟输出为符号位
以下七个BCLK
E
沿输出的重
maining 7位为D
E
输出由下落禁用
BCLK
E
边继第八上升沿或FS
E
变低视何者为后的上升沿，使用默认的
码帧同步脉冲FS
D
将导致在D中的数据
D
要
在BCLK的下八下降沿锁存
D
（ BCLK
E
在同步模式）这两种设备可利用长
在同步或异步模式帧同步脉冲
ENCODE节
编码部分输入是一个运算放大器以
使用两个外部电阻提供的增益调整
SEE
图4
低噪声和高带宽允许的收益
在整个音频频带超过20dB成为现实
美化版运算放大器驱动RC组成的一个单位增益滤波器
有源前置滤波器和一个8阶开关钙
pacitor带通滤波器，时钟频率是256kHz的输出
此过滤器可直接驱动AD采样和保持电路
在A D根据是压缩型的
M-法
编码
约定的精密基准电压源的修剪
制造，以提供一个输入过载（叔
最大
）公称的
应受2 5V峰值（见表传输Characteris-的
抽动）的FS
E
帧同步脉冲控制的采样
滤波器输出，然后逐次逼近式编码
荷兰国际集团的周期开始的8位代码，然后加载到缓冲器
并移出到D
E
在接下来的FS
E
脉冲的总
编码延迟将是大约165
ms
（由于
编码过滤器）以及125
ms
（由于编码延迟），其
总计290
ms
由于该过滤器或的COM任何偏移电压
parator是符号位集成取消
解码部分
解码部分包括不断扩大的DAC哪些
驱动的第五阶开关电容低通滤波器
主频为256 kHz的DAC的
M-法
而5阶低
通滤波器校正罪XX衰减是由于8
kHz的采样保持过滤器随后是一个2阶
RC有源滤波后的功率可以驱动放大器
600X负载为7 2 dBm的电平的译码部分是
单位增益当FS的发生
D
在D中的数据
D
输入的时钟上的下八下降沿
BCLK
D
（ BCLK
E
）期间在DAC的时隙的结束
对D转换周期的开始和10
ms
后来DAC
输出被更新的总的DAC的延迟是
E
10
ms
（ DAC
更新）加110
ms
（滤波器延迟）加62 5
ms
（帧）的
这使得约180
ms
HTTP
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4
绝对最大额定值
如果是用于军事航空领域的专用设备是必需的
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V
CC
到GNDA
V
BB
到GNDA
电压在任何模拟输入
或输出
7V
b
7V
电压在任何数字输入或
产量
V
CC
a
0 3V至GNDA
b
0 3V
b
25 ℃
a
125 C
工作温度范围
b
65℃，以
a
150 C
存储温度范围
引线温度（焊接10秒）
300 C
V
CC
a
0 3V至V
BB
b
0 3V
ESD（人体模型）
闭锁抗扰度
e
百毫安任何引脚
2000V
电气特性
除非另有说明
限制在印
胆大
字符是保证V
CC
e
5 0V
g
5% V
BB
E B
5 0V
g
5% T
A
e
0℃至70℃用在T 100 ％电气测试的相关性
A
e
25 C所有其他限制
放心由相关与其他生产测试和或产品设计和特性的所有信号参考
在V指定GNDA标准结构
CC
e
5 0V V
BB
E B
5 0V牛逼
A
e
25 C
符号
数字接口
V
IL
V
IH
V
OL
输入低电压
输入高电压
输出低电压
D
E
I
L
e
3 2毫安
SIG
D
I
L
e
1 0毫安
TS
E
I
L
e
3 2毫安漏极开路
D
E
I
H
eb
3 2毫安
SIG
D
I
H
eb
1 0毫安
GNDA
s
V
IN
s
V
IL
所有数字输入
V
IH
s
V
IN
s
V
CC
D
E
GNDA
s
V
O
s
V
CC
24
24
b
10
b
10
b
10
参数
条件
民
典型值
最大
06
单位
V
V
V
V
V
V
V
22
04
04
04
V
OH
I
IL
I
IH
I
OZ
输出高电压
输入低电平电流
输入高电流
输出电流高阻抗
国家（ TRI- STATE ）
输入漏电流
输入阻抗
输出电阻
负载电阻
负载电容
输出动态范围
电压增益
单位增益带宽
失调电压
共模电压
共模抑制比
电源抑制比
输出电阻
负载电阻
负载电容
直流输出失调电压
掉电电流
掉电电流
上电时工作电流
上电时工作电流
10
10
10
mA
mA
mA
自带编码器输入放大器模拟接口（所有器件）
I
I
EA
R
I
EA
R
O
EA
R
L
EA
C
L
EA
V
O
EA
A
V
EA
F
U
EA
V
OS
EA
V
CM
EA
CMRREA
PSRREA
R
O
DF
R
L
DF
C
L
DF
VOS
D
O
I
CC
0
I
BB
0
I
CC
1
I
BB
1
b
2 5V
s
V
s
a
2 5V VF
E
I
a
或VF
E
I
b
b
2 5V
s
V
s
a
2 5V VF
E
I
a
或VF
E
I
b
b
200
200
1
3
50
nA
MX
X
kX
pF
V
V V
兆赫
10
10
b
2 8
闭环单位增益
GS
E
GS
E
GS
E
R
L
t
10的kX
VF
E
I
a
以GS
E
5000
1
b
20
28
2
20
25
mV
V
dB
dB
CMRREA
l
60分贝
直流测试
直流测试
销VF
D
O
VF
D
O
e
g
2 5V
b
2 5
60
60
1
600
500
b
200
与解密FILTER模拟接口（所有器件）
3
X
X
pF
mV
mA
mA
mA
mA
200
05
0 05
60
60
3
1
12
12
功耗（所有器件）
无负载（注）
无负载（注）
空载
空载
记
I
CC
0我
BB
0后的第一次实现开机状态下测得的
5
HTTP
WWW国家COM
TP5510全双工模拟前端（ AFE ），为消费类应用
1997年2月
TP5510
全双工模拟前端（AFE ）
对于消费类应用
概述
该TP5510包括一个
M-法
单片AFE器件泌尿道感染
lizing所示的AD和DA转换架构
图1
和一串行数据接口的装置是fabricat-
采用美国国家半导体的先进的双层多晶硅CMOS工艺版
（ microCMOS ）
该装置的AD部分包含一个输入增益
调节放大器的有源RC前置滤波器，它消除了很
高频噪声和开关电容器带通
过滤器，拒绝低于200赫兹以上3400 Hz的信号
此外，还包括自动调零电路，和一个压缩
AD进行采样经滤波的信号，并将其转换到
M-法
数字格式的器件所的解码部分
一个扩大的DA其中重建模拟的sists
从压缩信号
M-法
编写一个低通滤波器
其中修正的DA输出的罪XX响应
和抑制高于3400赫兹的信号，随后通过一个单
能够驱动低阻抗端功率放大器
加载该设备需要1 536 MHz的1 544 MHz或
2 048 MHz的主时钟，位时钟，它可以从64变化
kHz至2 048 MHz和8kHz的帧同步脉冲
特点
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
完成一个D和D A与过滤系统，包括
串行数据接口
编码的高通和低通滤波器
解码低通滤波器与罪X X校正
有源RC噪声滤波器
M-法
兼容的D和D A
内部精密基准电压源
内部自动调零电路
M-法
TP5510
g
5V操作
通常较低的工作功耗60毫瓦
省电待机状态下通常为3毫瓦
自动断电
TTL或CMOS兼容的数字接口
最大限度地提高了PC卡的电路密度
塑料DIP和SOIC封装
8位数字I O
13位的动态范围
使用带有DSP处理器
应用无磁带答录机的无绳
手机蜂窝无线电
接线图
双列直插式封装
TL 11186 - 1
顶视图
订单号TP5510WM
见NS包装数M16B
订单号TP5510N
见NS包装数N16A
TRI- STATE是美国国家半导体公司的注册商标。
C
1996年美国国家半导体公司
TL 11186
RRD - B30M27印制在U S A
HTTP
WWW国家COM
框图
TL 11186 - 2
图1
引脚说明
符号
V
BB
GNDA
VF
D
O
V
CC
功能
负电源引脚V
BB
E B
5V
g
5%
模拟地所有信号都引用
此引脚
接收功率扩增的模拟输出
费里
正电源引脚V
CC
E A
5V
g
5%
符号
FS
D
功能
解码帧同步脉冲使
BCLK
R
将数据转变为D-
D
FS
D
是一个
8 kHz的脉冲序列见
图2
和
3
为
时序的详细信息
解码数据输入端的数据被移位成D-
D
继FS
D
前沿
BCLK
D
CLKSEL位时钟，将数据移入
D
自动对焦
之三FS
D
前缘可能会发生变化，从
64 kHz至2 MHz的048或者可
是一个逻辑输入，其选择任一
1 536 MHz的1 544 MHz或2048 MHz的频率
在同步模式下主时钟
BCLK
D
同时用于编码和DE-
码方向上（见表1）
D
D
HTTP
WWW国家COM
2
引脚说明
（续）
符号
MCLK
D
PDN
功能
编码主时钟必须是1 536 MHz的
1 544 MHz或2048 MHz的可能是异步
与异步的MCLK
E
但应同步
与异步的MCLK
E
最佳perform-
ANCE当MCLK
D
连接continu-
ously低MCLK
E
被选择用于所有跨
最终时序当MCLK
D
连接
持续高器件上电
下
编码主时钟必须是1 536 MHz的
1 544 MHz或2048 MHz的可能是异步
与异步的MCLK
D
最佳性能
从同步操作实现
编码帧同步脉冲输入，恩
冷杉BCLK
E
移出D上的数据
E
FS
E
在8 kHz的脉冲序列见
图2
和
3
对时序的详细信息
该位时钟，移出数据
D
E
可能会有所不同，从64 kHz至2 MHz的048
但必须是同步的MCLK
E
三态数据输出是恩
财政司司长体健
E
开漏输出，在低脉冲
在A D时隙
编码输入的模拟输出amplifi-
呃用于外部设定增益
反相输入编码输入amplifi-
er
编码输入的非反相输入端
扩音器
与BCLK
D
CLKSEL可以被用来选择适当的
内部分频器为1 536 MHz的1 544 MHz的主时钟
或2 048 MHz的频率1 544 MHz运行的自动装置
matically补偿了193个时钟脉冲的每个
FRAME
与BCLK的一个固定电平
D
CLKSEL引脚BCLK
E
会
选择作为比特时钟同时为编码和解码
指示表1表明操作的频率
它可以根据BCLK的状态来选择
D
CLKSEL在该同步模式的比特时钟BCLK
E
可以是从64千赫至2 048兆赫，但必须同步
理性与MCLK
E
每个FS
E
脉冲开始的编码周期和数据
从过去的编码周期被移位的启用了
D
E
在BCLK的上升沿输出
E
经过8位时钟
期间三态
E
输出被返回到高im-
pedance状态随着FS
D
脉冲数据经由锁存
D
D
输入在BCLK的下降沿
E
（或BCLK
D
如果运行 -
宁） FS
E
和FS
D
必须是同步的MCLK
E D
表我选择的主时钟频率的
BCLK
D
CLKSEL
主频
0
1
主时钟
频率选择
TP5510
1 536 MHz或1 544 MHz的
2 048 MHz的
1 536 MHz或1 544 MHz的
MCLK
E
FS
E
BCLK
E
D
E
TS
E
GS
E
VF
E
I
b
VF
E
I
a
功能说明
上电
当电源首次加电复位电路initializ-
ES的AFE ，并将其放在一个掉电状态所有非
必要的电路失效和D
E
和VF
D
输出
看跌期权被置于高阻抗状态到开机的DE-
副逻辑低电平或时钟必须被施加到
MCLK
D
PDN引脚
和
FS
E
和FS或
D
脉冲必须是压力
耳鼻喉科因此2断电控制模式可供选择的
首先是拉MCLK
D
PDN引脚为高电平的另一种方法是
同时按住FS
E
和FS
D
该设备的投入持续低
将掉电最后FS后约2毫秒
E
or
FS
D
将发生在第一FS脉冲电
E
或FS
D
脉冲三态数据输出D
E
将保持在
高阻抗状态，直到第二FS
E
脉冲
同步操作
对于同步运行相同的主时钟，位
时钟应同时用于编码和解码方向
系统蒸发散在这种模式下时钟必须施加的MCLK
E
和
在MCLK
D
PDN引脚可以用作断电控制
在MCLK低水平
D
PDN通电的装置和
高层中对设备断电。在这两种情况下的MCLK
E
将被选择作为主时钟的两个编码和
解码电路的位时钟也必须适用于BCLK
E
异步操作
对于异步操作独立的编码和解码
时钟可以应用于MCLK
E
和MCLK
D
必须是
1 536 MHz或1 544兆赫的TP5510 ，不必
同步为了获得最佳的传输性能却
MCLK
D
应该是同步的MCLK
E
这是很容易
通过应用只有静态逻辑电平的MCLK实现
D
PDN引脚这将自动连接MCLK
E
所有接口
最终MCLK
D
功能（见引脚说明）对于1 544 MHz的
操作该设备自动补偿
第193个时钟脉冲的每一帧FS
E
开始每个A D转换
锡永周期，并且必须同步与MCLK
E
和
BCLK
E
FS
D
开始每个D转换周期，且必须
同步与BCLK
D
BCLK
D
必须是一个时钟的逻辑
在表1所示的水平没有在异步模式下有效
BCLK
E
与BCLK
D
可以从64千赫运营2 048 MHz的
短帧同步操作
在AFE可以利用任一短帧同步脉冲或长
帧同步脉冲刚上电时器件AS-i
sumes短帧模式在此模式下两个帧同步
脉冲FS
E
和FS
D
必须是一个位时钟周期长
在规定的时序关系
图2
与FS
E
高
BCLK的下降沿期间
E
下一个上升沿
BCLK
E
能够为D
E
三态输出缓冲器这将
输出符号位以下七个上升沿时钟
从余下的七位和下一个下降沿显示
禁止进入
E
输出带FS
D
的下降沿期间，高
BCLK
D
（ BCLK
E
在同步模式）下一个下降沿
BCLK的
E
在标志位锁存器的以下七个下降
3
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功能说明
（续）
边锁在剩下的七位这两款器件可
利用短帧同步脉冲在同步或异步
异步的操作模式
长帧同步操作
使用长帧模式两种帧同步脉冲
FS
E
和FS
D
必须是三个或更多位时钟周期，
在规定的时序关系
科幻gure 3
基于该
发送帧同步FS
E
该AFE会感觉是否短路
或长帧同步脉冲被用来对于64 kHz的能操作
ATION帧同步脉冲必须保持为低最小
160纳秒为D
E
三态输出缓冲器使能
FS的上升沿
E
或BCLK的上升缘
E
而─
曾经是后和第一位时钟输出为符号位
以下七个BCLK
E
沿输出的重
maining 7位为D
E
输出由下落禁用
BCLK
E
边继第八上升沿或FS
E
变低视何者为后的上升沿，使用默认的
码帧同步脉冲FS
D
将导致在D中的数据
D
要
在BCLK的下八下降沿锁存
D
（ BCLK
E
在同步模式）这两种设备可利用长
在同步或异步模式帧同步脉冲
ENCODE节
编码部分输入是一个运算放大器以
使用两个外部电阻提供的增益调整
SEE
图4
低噪声和高带宽允许的收益
在整个音频频带超过20dB成为现实
美化版运算放大器驱动RC组成的一个单位增益滤波器
有源前置滤波器和一个8阶开关钙
pacitor带通滤波器，时钟频率是256kHz的输出
此过滤器可直接驱动AD采样和保持电路
在A D根据是压缩型的
M-法
编码
约定的精密基准电压源的修剪
制造，以提供一个输入过载（叔
最大
）公称的
应受2 5V峰值（见表传输Characteris-的
抽动）的FS
E
帧同步脉冲控制的采样
滤波器输出，然后逐次逼近式编码
荷兰国际集团的周期开始的8位代码，然后加载到缓冲器
并移出到D
E
在接下来的FS
E
脉冲的总
编码延迟将是大约165
ms
（由于
编码过滤器）以及125
ms
（由于编码延迟），其
总计290
ms
由于该过滤器或的COM任何偏移电压
parator是符号位集成取消
解码部分
解码部分包括不断扩大的DAC哪些
驱动的第五阶开关电容低通滤波器
主频为256 kHz的DAC的
M-法
而5阶低
通滤波器校正罪XX衰减是由于8
kHz的采样保持过滤器随后是一个2阶
RC有源滤波后的功率可以驱动放大器
600X负载为7 2 dBm的电平的译码部分是
单位增益当FS的发生
D
在D中的数据
D
输入的时钟上的下八下降沿
BCLK
D
（ BCLK
E
）期间在DAC的时隙的结束
对D转换周期的开始和10
ms
后来DAC
输出被更新的总的DAC的延迟是
E
10
ms
（ DAC
更新）加110
ms
（滤波器延迟）加62 5
ms
（帧）的
这使得约180
ms
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4
绝对最大额定值
如果是用于军事航空领域的专用设备是必需的
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V
CC
到GNDA
V
BB
到GNDA
电压在任何模拟输入
或输出
7V
b
7V
电压在任何数字输入或
产量
V
CC
a
0 3V至GNDA
b
0 3V
b
25 ℃
a
125 C
工作温度范围
b
65℃，以
a
150 C
存储温度范围
引线温度（焊接10秒）
300 C
V
CC
a
0 3V至V
BB
b
0 3V
ESD（人体模型）
闭锁抗扰度
e
百毫安任何引脚
2000V
电气特性
除非另有说明
限制在印
胆大
字符是保证V
CC
e
5 0V
g
5% V
BB
E B
5 0V
g
5% T
A
e
0℃至70℃用在T 100 ％电气测试的相关性
A
e
25 C所有其他限制
放心由相关与其他生产测试和或产品设计和特性的所有信号参考
在V指定GNDA标准结构
CC
e
5 0V V
BB
E B
5 0V牛逼
A
e
25 C
符号
数字接口
V
IL
V
IH
V
OL
输入低电压
输入高电压
输出低电压
D
E
I
L
e
3 2毫安
SIG
D
I
L
e
1 0毫安
TS
E
I
L
e
3 2毫安漏极开路
D
E
I
H
eb
3 2毫安
SIG
D
I
H
eb
1 0毫安
GNDA
s
V
IN
s
V
IL
所有数字输入
V
IH
s
V
IN
s
V
CC
D
E
GNDA
s
V
O
s
V
CC
24
24
b
10
b
10
b
10
参数
条件
民
典型值
最大
06
单位
V
V
V
V
V
V
V
22
04
04
04
V
OH
I
IL
I
IH
I
OZ
输出高电压
输入低电平电流
输入高电流
输出电流高阻抗
国家（ TRI- STATE ）
输入漏电流
输入阻抗
输出电阻
负载电阻
负载电容
输出动态范围
电压增益
单位增益带宽
失调电压
共模电压
共模抑制比
电源抑制比
输出电阻
负载电阻
负载电容
直流输出失调电压
掉电电流
掉电电流
上电时工作电流
上电时工作电流
10
10
10
mA
mA
mA
自带编码器输入放大器模拟接口（所有器件）
I
I
EA
R
I
EA
R
O
EA
R
L
EA
C
L
EA
V
O
EA
A
V
EA
F
U
EA
V
OS
EA
V
CM
EA
CMRREA
PSRREA
R
O
DF
R
L
DF
C
L
DF
VOS
D
O
I
CC
0
I
BB
0
I
CC
1
I
BB
1
b
2 5V
s
V
s
a
2 5V VF
E
I
a
或VF
E
I
b
b
2 5V
s
V
s
a
2 5V VF
E
I
a
或VF
E
I
b
b
200
200
1
3
50
nA
MX
X
kX
pF
V
V V
兆赫
10
10
b
2 8
闭环单位增益
GS
E
GS
E
GS
E
R
L
t
10的kX
VF
E
I
a
以GS
E
5000
1
b
20
28
2
20
25
mV
V
dB
dB
CMRREA
l
60分贝
直流测试
直流测试
销VF
D
O
VF
D
O
e
g
2 5V
b
2 5
60
60
1
600
500
b
200
与解密FILTER模拟接口（所有器件）
3
X
X
pF
mV
mA
mA
mA
mA
200
05
0 05
60
60
3
1
12
12
功耗（所有器件）
无负载（注）
无负载（注）
空载
空载
记
I
CC
0我
BB
0后的第一次实现开机状态下测得的
5
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