TP3406 DASL数字适配器的用户环路
1992年11月
TP3406
DASL数字适配器的用户环路
概述
该TP3406是一款完整的单芯片收发器数据
双绞线用户传输回路它是建立在
美国国家半导体的双聚microCMOS的过程，需要
只有一个单
a
5伏电源交替传号反转（ AMI ）
在其中的二进制'1'被交替地发送线路编码
作为正脉冲则一个负脉冲，用于确保
在噪声存在的低的错误率较低的emi辐射
化比其他代码，如双相（曼彻斯特）
在144 kb的s的全双工传输的是，单个实现
使用突发模式技术（时间COM的双绞线
PRESSION复用）这样的设备作为一个ISDN
“U”接口通常很短环路应用中PBX
2个B信道和1个环境中提供传输
D信道24的电缆范围可达800米
系统定时是基于主从配置
与线卡到底是控制环路的主
定时和同步所有时序的必要
for循环的激活和去激活是在片上产生
选择主从模式操作是亲
通过微丝控制接口编程
A 2 048 MHz的时钟可以被同步到系
统时钟控制所有与传输相关的计时功能
特点
完整的ISDN交换机2线数据收发器，包括
Y
2 B加D信道接口的PBX U接口
Y
采用突发模式对1双绞线144 KB s的全双工
Y
环路范围可达800米（
24AWG)
Y
交替反转编码与发射滤波器和
加扰器用于低EMI辐射
Y
自适应均衡器行
Y
片上定时恢复无需外部元件
Y
标准的TDM接口B通道
Y
单独的接口D信道
Y
2 048 MHz的主时钟
Y
驱动线路变压器
Y
4环回测试模式
Y
单身
a
5V电源
Y
微丝
TM
兼容串行控制接口
Y
在应用程序中
PBX线卡
码头
再生
Y
可提供28引脚PLCC封装
框图
TL 11725 - 1
TRI- STATE是美国国家半导体公司的注册商标。
微丝
TM
是美国国家半导体公司的商标。
C
1995年全国半导体公司
TL 11725
RRD - B30M115印制在U S A
引脚说明
（续）
名字
CI
CO
CCLK
CS
描述
MICROWIRE控制通道的串行数据IN-
放
MICROWIRE控制通道的串行数据输出
放
时钟输入MICROWIRE控制
通道
片选输入，使微
线控制通道的数据在被转移
而出来的时候拉低高时该引脚
抑制MICROWIRE接口
中断输出锁存输出信号
这通常是高阻抗，去
低指示的循环状态的变化
传输系统该锁存器被清零
当状态寄存器是由MI-阅读
croprocessor
AMI信号输出传输到传输线
前此引脚能够驱动一个负载
阻抗
t
60X
从线路传输，接收AMI信号输入
前，这是一个高阻抗输入
LINE发射部分
交替传号反转（AMI）线路编码用于对
DASL由于其频谱效率和空直流能量
所有的内容传输的比特不含起始位是
由9位加扰器加扰，以提供良好的频谱
具有强大的时序内容加扰器馈蔓延
回多项式
x
9
a
x
5
a
1
由一个升余弦的装置获得的脉冲整形
为了限制射频能量开关电容滤波器和
串扰，同时最小化符号间干扰（ISI）
科幻gure 3
示出了脉冲形状为L
o
输出而
模板传送到典型的功率谱
用随机数据线示于
图4
线路驱动器输出为低电平
o
被设计为驱动变压器
通过电容和端接电阻1 1反
前终止100X导致的信号振幅
上线过电压保护器通常是1 3V峰峰值
必须包括在所述接口电路
线接收部分
在接收部分的前端包括一continu-的
OU的抗混叠滤波器和开关电容低
低通滤波器的设计，以限制噪声带宽与微型
妈妈的码间干扰要纠正脉冲衰减
所造成的传输线的AGC税务局局长失真
扣器和一阶均衡器适应接收到的脉冲
塑造从而恢复一个'平''通道用最大响应
妈妈收到的眼图开在一个很宽的电缆传播
衰减特性
从均衡输出DPLL （数字锁相环
环路）恢复一个低抖动时钟的最佳采样
所接收的码元的MCLK输入提供为参考
ENCE时钟的DPLL在2 048 MHz的频率，硕士结束
环路此引用是网络时钟（BCLK ），其
控制所有传输功能的DPLL时钟只
对于接收到的数据采样。在结束奴隶但是一
2 048 MHz的晶振需要产生一个稳定的局部骨质
cillator这是由全数字锁相环用作参考同时运行
该DASL装置的接收和发送侧
以下检测所恢复的码元的接收
数据被去扰频的由相同的x
9
a
x
5
a
1多项式
并提供给数字系统接口电路
当设备被去激活的线路信号检测电路
保持电的探测来袭的存在
脉冲串，如果远端开始激活环路从一个
''冷'开始收购位定时和均衡转换
gence与随机加扰的数据大约需要
25毫秒的循环全部循环一阵的每一端的同步
化是'激活'后取得了约50毫秒
指令的发起端
INT
L
o
L
i
功能说明
POWER- UP断电控制
以下电源的初始应用程序DASL进入
断电（去激活）状态，其中所有的内部
电路处于非活动状态，并在除所述低功率状态
线信号检测电路和必要的偏置电路的
行OUTPUT L
o
处于低阻抗状态和所有的数字
输出无效的控制寄存器所有位加电
最高初始设置为“0” ，从而使设备始终作为初始化
主端。因此在从结束一个控制字绝
通过MICROWIRE端口选择从写
模式虽然已关闭了线路信号检测电路
在主，从设备持续监控
线，使环路传输到从启动任一
结束
以电设备并启动激活C6位的
控制寄存器必须设置较高的环境C6低去爱科特
vates循环和权力下的设备见表一
表I主模式连拍
同步控制（ TP3401专用）
MBS FS
c
引脚I P
在主
不在乎
拉起这个引脚
to
a
5V通过
电阻
4千赫
C6
状态
0
1
行动
断电线信号
检测活动
接通电源时发出阵阵
同步到FS
a
接通电源时发出阵阵
同步到MBS
1
3
功能说明
（续）
TL 11725 - 3
图3典型的急性心肌梗死波形为L
o
TL 11725 - 4
图4典型的急性心肌梗死发射光谱测量温度为LO输出（带RBW
e
100赫兹）
TL 11725 - 5
在线路图5突发模式时序
4
功能说明
（续）
突发模式工作
对于全双工运行在一个单一的双绞线爆
计时模式一起使用的线路卡（交换）结束
作为时间主链接
从主每个突发包括B1 B2和D
从2个连续的帧组合在信道的数据
显示格式
图5
在发射阵阵中，主机
器的接收器输入被禁止，以避免干扰适配
略去电路从设备的接收器，此时启用，
它同步于脉冲串的起始位，始终是
未加扰'1'（相反极性的最后的“1”
在以前的突发发送）当从检测到36
之后，在开始位位已经收到了禁用
接收器输入等待6线符号周期相匹配的oth-
呃最终解决保护时间，然后开始发送其
爆背对着它的这个时候有恩法师
禁止时它的接收器输入的脉冲串的重复率是这样
4千赫可自由运行或锁定到同步的
在主机侧的MBS输入方式日进信号
（见
图10
）在后一种情况下，与所有主站端
在同步在一起近端系统发射器
在相同的电缆捆扎器对之间的串扰可能是
与在信号与噪声随之增加消除岭
蒂奥（ SNR ）
活化及环同步
激活（即电和环同步）是典型
在50毫秒美云完成，并可以从启动任一
循环如果法师到底是激活它发出的环
加扰的'1' ，其中正常脉冲串是由所检测的
奴隶的线路信号检测电路，使其设置C0
e
1年
状态寄存器中，拉INT引脚的低引脚6 LSD
脚也拉低当激活设备
必须启动通过写入控制寄存器与
C6
e
1奴隶然后用炒阵阵回复
'1'同步于接收的脉冲串和所述飞轮电路
在连续4格式正确两端搜索
接收突发获得全环同步每一个重
ceiver表明，当它被正确同步的接收
阵阵通过设置状态的C1位寄存器高
拉INT低
要激活从奴隶结束位C6器件在循环
控制寄存器必须设置为高，将电时DE-
替代阵阵副，并开始传输，即突发
重复频率为2kHz不是4千赫此时从机
从它的本地振荡器运行，并且没有收到任何同步
从主信息，当法师的行信号
检测电路，认识到这一点''唤醒' '信号的主
被激活并开始发送脉冲串同步，如
正常到MBS或FS
a
输入一个4 kHz的重复率
这使得从器件的接收器正确识别爆
计时从主，并重新同步自身的破灭
给那些接收该飞轮电路然后传输
如前文所述获得全闭环同步
环同步被认为是如果飞轮丢失
发现连续4个接收爆''窗口'' （即凡
收到一阵应根据时机已经到来，从预
vious连发）不包含有效的阵阵此时C1位
在状态寄存器被设置为低INT输出设置为低电平
和接收器进行搜索，以重新获取循环同步
数字系统接口
在DASL数字系统接口分离B和D
信道信息到不同的引脚，以提供最大的
灵活性论之间的B信道接口相歪斜
发送和接收方向可以在容纳
因为单独的帧同步输入Fs的法师到底
a
和
Fs
b
提供每个这些同步的计数器
该闸门在连续B1和B2信道的传输
略去时隙在数字接口由于国家
寄存器被边缘同步在F的持续时间
s
输入信
的NAL可以从一个单一的位脉冲，以一个变化的方波的
串行移位速率由BCLK的输入来确定，并且可以
是从256千赫兹到2 048 MHz的任何频率，如图
图6
在从结束两个Fs的
a
和FS
b
是Fs的输出
a
云
高为8个周期BCLK的重合与8位的
在这两个传输信道B1和接收方向Fs的
b
变为高的下一个8周期BCLK的哪个是coinci-
凹痕，在发送和8位B2通道
在2 048 MHz的接收方向BCLK也是一个输出
在如图所示的串行数据转移速率
图7
数据可以是
将B1和B2信道之间的交换，因为它传递
通过该设备通过将控制位C0
e
1一个附加
tional帧同步输出FS
c
是为了使一个重新
发电机在从模式连接DASL建
在主控模式FS一个DASL
c
从机输出
直接驱动FS
a
和FS
b
在主服务器上的投入
D信道的信息是分组模式无需同步
chronizing输入该接口包含发送数据的
输入端D
x
接收数据输出D
r
和16 kHz的串行移位
时钟DCLK，其是输入在主端和一个
在从后端数据输出转移为D-
x
在下降沿
DCLK的进出由D-
r
在上升沿，如图
图 -
URE 11
DCLK应同步与BCLK
在DCLK DEN引脚的替代功能允许
x
和
D
r
在法师的时钟以同样的速度为BCLK
最终只能通过在控制寄存器设置位C1到1
DCLK DEN成为输入一个有利的脉冲门
2个周期BCLK的每帧。因此，在移位的2个D位
主端为D信道位可以连接到一个
TDM总线和分配到一个时隙（在同一时隙对
发送和接收），如图
图12
控制界面
它可以独立的时钟串行接口
在B和D信道的系统接口提供了一种用于MI-
在DASL各种功能的croprocessor DE-控制
副所有数据传输由单个字节移入
通过CI控制寄存器同时用一个字节
通过CO移出的状态寄存器见
图13
到CI数据的变化对CCLK进出的上升沿从
CO在下降沿时， CS拉低了8个周期的
CCLK中断输出INT变低，提醒微
处理器每当一个状态位C1的变化
和或已经发生C0这个锁存输出清零高
继第一CCLK脉冲，当CS为低电平无中断
当状态位C2 （双极性侵犯）变高，产生
然而，该位被置1时以上违法行为的
AMI编码规则被收到并清除每次在CS为
上线误码率统计脉冲可以accumulat-
通过定期轮询该位编
当读取CO端子数据总是移入
控制寄存器因此CI数据字要重复
前一条指令，如果不改变设备模式
意
图13
示出了用于这个接口和表II中的定时
列出的控制功能和状态指示灯
5
QQ：2881677436 复制
