TP11362A四自适应差分PCM处理器
1997年3月
TP11362A
四自适应差分PCM处理器
概述
该TP11362A是一款四（ 4 ）信道自适应差分
脉冲编码调制（ADPCM ）代码转换器，完全相容
IBLE以ITU G.726建议，在40 kbps的， 32 kbps的，
24 kbps的， 16 kbps和ANSI 32 kbps的模式。该TP11362A
ADPCM处理器多达8个独立操作的
渠道8 kHz的框架。每个通道都是独立
配置，同时支持全双工和半双工操作。所有
使用SE-对中断的基础输入/输出传输发生
里亚尔，双缓冲数据寄存器。再加上国家的
TP3054 / 57 COMBO
或TP3070 / 71 COMBO II器件，
TP11362A形式完成ADPCM通道解码器/
过滤。
特点
n
CCITT G.726在40 ， 32 ， 24 ， 16 kbps的兼容
n
ANSI T1.301在32 kbps的兼容
n
8通道半双工（编码或解码）或4通道
在8千赫帧的全双工操作
n
每个通道可单独配置
n
可选的μ律或A律PCM编码
n
异步8 MHz的主时钟操作
n
TTL和CMOS兼容输入和输出
n
28引脚PLCC和24引脚DIP封装
n
（典型值）的功率消耗。 6毫瓦+ 5V每全双工
通道
n
片内上电复位
n
-40 ° C至+ 85 ° C工作温度范围
n
单5V电源
框图
DS012877-1
图1.框图
三州
和COMBO
是美国国家半导体公司的注册商标。
1997美国国家半导体公司
DS012877
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连接图
塑料芯片载体
塑料双列直插式
DS012877-2
DS012877-3
顶视图
订单号TP11362AV
见NS包装数V28A
顶视图
订单号TP11362AN
见NS包装数N24A
CLK
主时钟输入。 CLK可以是异步的，以PSCK或
ASCK 。
CE
芯片使能输入。当CE为高，它使数据传输。
CE的下降沿锁存并传输串行数据
的TSI或RSI到核心处理和选通控制
信号QSEL0 ， QSEL1 ， PCM1 ， EN和INIT 。行政长官应
只有改变状态时， PSCK和ASCK高。 CE，
当低，设置TSO和RSO输出入TRI- STATE
模式。
TRB
发送器或接收器中进行选择。一个逻辑低电平TRB选择
该信道的接收器进行处理。逻辑高电平使能
信道的发送器进行处理。 TRB确定哪些
输入寄存器使能并输出寄存器和输出
放功能。 TRB应该是稳定的，而CE为高。
EN
通道使能输入。 EN被选通与下降沿
的CE认证。在CE的下降沿为逻辑高电平表示
信道是激活的，并且所述的ADPCM将刚刚处理数据
移入。
INIT
通道初始化输入。 INIT被读取的下降沿
CE 。逻辑高电平，在CE的下降沿使ADPCM
处理器初始化通道目前正在处理。
PCM1
PCM编码的法律选择。一个逻辑低电平PCM1选择8位
μ律，而逻辑高电平选择8位A律与偶数位IN-
版本。
引脚说明
TSI
发送PCM串行数据输入。 TSI是一个8位的PCM数据
流和被转移到一个8位的串行 - 并行寄存器
上PSCK的下降沿而CE和TRB的高。
最后8位的TSI被锁存并传送到核心
用于处理在CE的下降沿。
TSO
发送ADPCM TRI -STATE
串行数据输出。串行
的4-至5位长度的数据位流被移出与利培
荷兰国际集团ASCK边缘CE是继时加工高
的传输信道。 TSO是在三态模式，而CE
为低时或RSO输出是活动的。
RSI
收到的ADPCM串行数据输入。的串行数据比特流
4-至5位长被移位与ASCK的下降沿
而CE为高， TRB低。最后的4或5位的RSI
被锁存，并在传送到核心处理
CE下降的边缘。
RSO
接收PCM三态串行数据输出。一个8位的串行
PCM数据流被移出与的上升沿
PSCK CE是继接收处理时，高
通道。 RSO是在三态模式，而CE为低电平时或
TSO输出有效。
PSCK
PCM串行时钟输入。 PSCK用于PCM数据转移到
TSI或RSO出来的，而CE有效（高电平） 。转让DE-
暂时搁置对TRB的逻辑状态。
ASCK
ADPCM的串行时钟输入。 ASCK用于偏移的ADPCM
数据RSI进入或退出TSO ，而CE有效（高电平） 。该
转印取决于TRB的逻辑状态。
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2
引脚说明
QSEL0 ， QSEL1
（续）
校正配料装置可以防止累积变形发生在
同步串联的编码（ ADPCM ， PCM ， ADPCM ）非
明镜某些条件。
自适应预测器包括两个独立的预测
结构。一种使用第二阶递归滤波器，其
模型的极点，而另一个使用六阶
非递归滤波该款机型在输入零点显
宇空。这种二元结构使得有效地处理两者的
语音和语音频带数据信号。
ADPCM处理
ADPCM到PCM解码操作
当一个逻辑“0”， TRB的被锁存在与下降沿
CE中， ADPCM处理器被设置为解码模式。数据
施加在RSI的输入进行采样的下降沿
ASCK成5比特ADPCM串行寄存器。在接下来的
CE的周期时，解码器的ADPCM输入数据转换成
经过123主时钟的8位压扩PCM数据
（CLK） 。在8位并行的PCM数据被加载到
并行到串行移位寄存器和移出的RSO输出
放与PSCK的上升沿。
PCM到ADPCM编码操作
逻辑“ 1 ” TRB在CE的下降沿设置ADPCM
处理器的编码模式。数据应用的TSI IN-
放采样在一个内部8位PCM寄存器的下降沿继续
荷兰国际集团PSCK的边缘。在CE的下一个周期中，编码器
压扩的8位PCM数据转换成一个5-， 4- ，3-或
2比特ADPCM数据，这将在第三过程中被移出
的CE处的TSO输出与ASCK的上升沿周期。
该TP11362A需要一个主时钟信号CLK 。该
主时钟信号CLK不要求是同步的，以
串行I / O时钟ASCK或PSCK 。串行接口
采用串行时钟ASCK和PSCK和芯片使能CE
用于接收和发送数据。该数据是在内部
同步到主时钟CLK 。有一个下限
的时钟频率为CLK从数所得的
需要用于处理所述数据的时钟周期。
表2
节目
每个通道根据SE-所需要的时钟周期
lected模式。
表2处理周期
操作模式
解码器
编码器
初始化通道
残疾人通道
CLK周期所需
123
123
45
4
ADPCM的位速率选择输入。该QSEL0和QSE1信号
被选通与CE的下降沿。该QSEL0和
QSEL1选择PCM数据的转换比特率只是
主频中的TSI输入或ADPCM数据的比特率
只是在主频在RSI输入。看
表1中。
RSTB
芯片复位输入。低到高的转变在RSTB启动
重置序列初始化变量渠道为所有
八个通道。适用于该引脚为逻辑低电平设置
代码转换器进入低功耗模式。应该RSTB
被拉高的正常运行。
TST0 ， TST1 ， TST2
测试输入工厂测试目的。 TST0-2应
接低电平时正常工作。
V
CC1
, V
CC2
正电源输入引脚。 V
CC
= 5V
±
5％。 0.1μF
陶瓷旁路电容应连接之间
V
CC1
和GND1和V
CC2
和GND2 。
GND1 ， GND2
地面输入引脚。
NC
未连接。
功能说明
自适应差分脉冲编码调制（ADPCM ）是一个
转码算法的语音和话音频带数据传输
使命。利用ADPCM的降低了信道带宽
通过从标准64kbps的PCM信号的要求
因子的两个或更多个。它被用于将一个64kbps的
A律或μ律PCM信道，并从40 ， 32 ， 24或
16 kbps的通道。的8位PCM信号减小到2-5位
根据所选择的比特率，在烯的ADPCM信号
编码器。
该TP11362A符合ITU （ CCITT ） G.726建议书
灰40 ，32， 24 ，和16 kbps的ADPCM，以及ANSI
T1.301为32 kbps的。每个信道可以与一个被操作
通过QSEL1和确定独立选择比特率
QSEL0 （见
表1）。
表1比特率选择
QSEL1
0
0
1
1
QSEL0
0
1
0
1
ADPCM比特率
32 kbps的
24 kbps的
16 kbps的
40 Kbps的
ADPCM编码器转换为64kbps A律或μ律
PCM输入信号到一个统一的PCM信号，它是分
从一个自适应获得的估计信号牙牙
预测。甲31- ， 15-， 7-或4级非均匀量化器是
用于分配五，四，三或二二进制数位， respec-
疑心，对差值信号进行传输的值。
该ADPCM解码器重建原始的PCM信号
通过将接收到的量化信号的信号estima-
灰由预测器计算出的。一个同步编码AD-
除以采样周期（通常是125 μs的时间为8 kHz帧）
CLK的周期数给出所需的最小
CLK周期。略高CLK频率的使用顺序
允许抖动和不准确的CLK率。作为一个EX-
充足的，对于一个四通道ADPCM编解码器， CLK频率为8
兆赫如图以下计算：
t
CLK
= 125 s /(8
*
123 ）= 127.03 NS
f
CLKmin
= 1/t
CLK
= 7.872兆赫
f
CLKnom
= 8.0兆赫
CE的周期必须等于或大于重
CLK的周期quired数倍CLK的周期。 CE
必须是低电平的时间超过4 CLK周期。
3
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功能说明
（续）
该TP11362A能够处理八个独立
通道（半双工）或4个全双工信道PCM
在125微秒（ 8千赫） 。
TRB在CE的下降沿的逻辑状态确定
其中输入寄存器中的CE时间段和主动
输出寄存器将活跃在下面的第三个CE期。
所述输入数据被处理（ PCM数据编码或ADPCM
数据解码）的所述第二周期期间和移出的
CE的第三个周期，而CE为高。
串行I / O
输入的数据被传输到TP11362A上下落
边缘的时钟信号，而输出数据被发送上
该时钟信号的上升沿。 PCM数据被传送
同步使用PSCK ，而ADPCM数据传输
ferred同步使用ASCK 。时钟信号ASCK
和PSCK应该是高，而CE的变化。所有串行数据
被传与MSB优先。
图2
和
科幻gure 3
展示
串行输入和输出结构，分别。
PCM串行输入寄存器
要编码的串行PCM数据被移位到8位
PCM输入寄存器PSCK的下降沿而CE
和TRB的高。 CE的下降沿锁存的状态
输入寄存器和传输的最后一个8位的数据先于
CE过渡到芯进行处理。 8位PCM输入
寄存器异步清零与RSTB变低。
ADPCM串行输入寄存器
ADPCM编码的串行输入寄存器是一个5位的移位寄存器，以
存储在40 kbps的ADPCM方式的5位数据。串行输入
数据被锁存在与ASCK的下降沿，而CE是
高和TRB的低。五低正在进行的最小数量
ASCK脉冲必须是CE脉冲时，可用内
在40 kbps的模式下操作。为32 ， 24和16 kbps的
模式， ASCK必须低脉冲的4倍，而CE是高
阅读RSI数据。 CE的下降沿锁存的最后
在40 kbps的模式5比特的数据，或在最后的4位数据
之前在CE transistion 32 ，24和16 kbps的模式。看
表3
为ADPCM数据中的5位输入的位置
当5 ASCK低电平脉冲信号出现，而注册是CE
高和TRB的低。在第1位
表3
是LSB这是
在32和40 kbps的模式的最后一位引用到负
CE的优势。
DS012877-4
图2.串行输入结构
ADPCM输出寄存器
内部编码的并行ADPCM数据被加载到
5比特ADPCM输出寄存器的CE显的下降沿
宇空。第一MSB数据后的上升沿移出
CE，随后ADPCM串行数据被移出的
上升ASCK的边缘。
表4
显示的调令
ADPCM的输出数据。如果超过4 ASCK时钟可用
能而CE是高，在32 ，24和16 kbps的模式，则
ADPCM的输出数据将再循环从MSB开始。在
的40 kbps的模式的情况下， ADPCM的输出模式将
再循环，从MSB开始，与第5个上升沿
ASCK而CE为高。
PCM输出寄存器
解码后的8位并行的PCM数据被加载到一个8位的
同的下降沿并行到串行输出移位寄存器
CE 。最高位数据被移出与CE的领先优势，
和随后的数据被移出用的上升沿
PSCK而CE为高。在RSO输出的8位PCM数据
认沽将首先在第七次上涨后的高位再循环
PSCK的边缘，而CE为高电平。
图4
示为40 kbps的全双工的时序图
模式。对于32 ， 24和16 kbps的模式，只有四个ASCK低
需要的脉冲，而CE为高。
TRB是交替的高和低，在全双工模式下，在每个
落下的CE的边缘为一个发送器（编码器）的操作，随后
4
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