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TNETE2101
10BASE-T/100BASE-TX/100BASE-FX
低功耗物理层接口
SPWS032D - 1997年1月 - 修订1999年3月
D
D
D
D
D
D
集成的单芯片以太网
对于物理层(PHY)接口
全双工或半双工连接到
10BASE -T , 100BASE -TX和100BASE- FX
低功耗3.3 V CMOS设计用
关断功能的卡总线和
需要低功耗等应用
内置发送过滤和接收
均衡提供了最少的外部
元件数量降低系统成本
10BASE -T / 100BASE - TX连接
支持采用磁包和
RJ -45连接器
静电放电( ESD )人体
模型( HBM )保护1.5千伏每JEDEC
JESD 22 - A114 -A
数字信号处理器(DSP )基金
数字锁相环( PLL )
技术可以使数据恢复的
10兆位/秒和100 Mbit / s的,需要一
20 - MHz时钟参考源
D
D
D
D
D
D
10BASE-T
- 完全符合IEEE 802.3标准
- 智能静噪用于改善噪声
免疫
- 内置发送波形整形
- 自动极性转换(反向极性
校正)
- 发送Jabber的检测
100BASE-TX
- 完全符合ANSI双绞线
物理介质相关( TP- PMD )
标准和IEEE标准802.3
- 合成的上升时间控制
- 集成的接收器,具有自适应线
均衡( EQ)和基线漂移
( BLW )修正( DC恢复)
IEEE 802.3标准兼容
媒体独立接口( MII ),这
包括管理界面
IEEE标准802.3兼容的自动协商
( N路) ,下一支持页
IEEE 1149.1 ( JTAG )测试访问端口
( TAP)的
包装100端子塑料四
扁平
MII数据
控制
接口
10/100 MAC
MII
100BASE-TX
物理编码子层
(PCS)和
物理介质附加
( PMA)的
10/100 PMD
- BLW正确
- 自适应均衡器
- MLT - 3
RJ-45
10BASE-T
PCS和PMA
MII
管理
注册
JTAG
PLL时钟
GENERATION
与恢复
自动协商
随着下页
支持
图1. 10BASE-T / 100BASE-TX PHY
请注意,一个重要的通知有关可用性,标准保修,并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
TI是德州仪器的商标。
Ethernet是Xerox Corporation的注册商标。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1999年,德州仪器
邮政信箱655303
达拉斯,德克萨斯州75265
1
TNETE2101
10BASE-T/100BASE-TX/100BASE-FX
低功耗物理层接口
SPWS032D - 1997年1月 - 修订1999年3月
描述
德州仪器(TI )的TNETE2101物理层(PHY)设备是一种单芯片,高性能
对于一个范围的10BASE-T, 100BASE -TX和100BASE-FX网络系统的解决方案(参见图1) 。该
高度集成TNETE2101包括一个板上介质无关接口(MII ),用于简单的连接
IEEE标准802.3兼容的媒体访问控制(MACS ) 。该器件集成了所有过滤和上升时间
控制功能的成本效益和节省空间的PHY溶液。内置的自动协商功能允许自动
选择半/全双工10BASE -T或100BASE - TX ,对免疫力的自动极性校正功能
接收线对逆转。
PZ包装
( TOP VIEW )
VSSA
VSSA
NC
NC
VDDA
NC
NC
VDDA
ARCVN
ARCVP
VSSA
VSSA
AXMTN
AXMTP
VSSA
法案
XMT_VDDA
FSDP
FSDN
VSS
FRCVP
FRCVN
VDD
FXMTP
FXMTN
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
ACPLL
ACBLW
ACAGC
VDDA
VDDA
AIREF
VSSA
ATXREF
VSSA
VSSA
XTAL1
XTAL2
VDDA
VDDA
NC
VSSA
NC
CDEVSEL0
CDEVSEL1
CDEVSEL2
CREPEATER
CFIBER
VDD
LACTIVITY
LDUPCOL
82
81
80
79
78
77
76
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
VSS
NC
JTDI
VDD5
JTDO
VSS
JTCLK
JTMS
JTRST
MTCLK
VDD
NC
MTXD0
MTXD1
MTXD2
MTXD3
VSS
MTXEN
mtxer
MCOL ( CDEVSEL4 )
MCRS
MRCLK
VDD
MRXD0
VDD5
NC - 无连接(无需外部连接允许)
2
VSS
LLINK
LSPEED
VSS
CLOOPBK
VDD5
CPWRDOWN
CAUTONEG
CSPEED
VDD
CDUPLEX
CPASS5B
CISOLATE
早产( CDEVSEL3 )
VSS
MRST
MDIO
MDCLK
VDD
mrxer
mrxdv
MRXD3
MRXD2
VSS
MRXD1
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达拉斯,德克萨斯州75265
TNETE2101
10BASE-T/100BASE-TX/100BASE-FX
低功耗物理层接口
SPWS032D - 1997年1月 - 修订1999年3月
终端功能
模拟功能
终奌站
名字
ACAGC
ACBLW
ACPLL
AIREF
ATXREF
- A =模拟
3
2
1
6
8
TYPE
A
A
A
A
A
I / O
I
I
I
I
I
描述
自动增益控制( AGC)的电容器,用于AGC环路
基线漂移( BLW )电容器的BLW校正环路
所需的内部PLL锁相环电容
模拟电流参考。 AIREF和模拟地之间的外部电阻设置偏置
当前为内部模拟电路。
100BASE -TX发射的参考。 ATXREF和模拟地之间的外部电阻设置
100BASE -TX发射幅度。
CON组fi guration
终奌站
名字
TYPE
I / O
描述
启用自动协商。 CAUTONEG使能(高电平有效)或禁止的范围内自动协商
PHY 。当CAUTONEG低, CSPEED和CDUPLEX的当前值来确定
速度和PHY的双链体。 CSPEED对CAUTONEG的上升沿时,这些值和
CDUPLEX设置PHY的自动协商的通告功能。这也发生在电源
向上或MRST的上升沿如果CAUTONEG高。当CAUTONEG高,
自动协商的过程中也可以与PHY寄存器位AUTOENB被控制(寄存器0 ,
12位) 。看
10BASE -T / 100BASE - TX PHY操作
了解详细信息。
MII设备选择地址。 CDEVSEL2 - CDEVSEL0 ,早产( CDEVSEL3 ) ,和的值
MCOL ( CDEVSEL4 )被锁存到信息产业部的MRST的上升沿。这允许一个独特
地址在应用程序中,多个PHY的是在使用分配给PHY 。
双工配置。当CAUTONEG低, CDUPLEX设置所述PHY双工任
半双工(低)或全双工(高) 。当CAUTONEG高,自动协商完成后,
CDUPLEX被拉低,如果半双工模式选择,或设置为高阻抗状态,如果
全双工模式被选中。所述PHY双工也可以控制和读取PHY寄存器
0位8 ,双面打印。
100BASE- FX光纤模式使能。在100BASE - FX光纤模式,光纤接口使能,并
非屏蔽双绞线(UTP )接口和自动协商被禁用。选择10BASE -T
启用该模式模式会导致PHY断电。这个功能可以通过控制
PHY寄存器0x11的第10位,光纤,如果CFIBER高。
MII -分离启用。 CISOLATE引起的PHY ,以提高其所有的MII输出到一个高阻抗
状态并忽略信息产业部输入。在正常模式( CREPEATER高) ,物理层提出MTCLK ,
MRCLK , MRXD0 - MRXD3 , MRXDV , MRXER , MCRS ,并MCOL为高阻抗状态,
不响应MTXEN 。在中继器模式下,只有MRCLK , MRXD0 - MRXD3 , MRXDV和
MRXER被升高到高的阻抗,因此, CISOLATE执行高有效
接收使能功能。这个功能可以通过PHY寄存器0进行控制,位10 ,分离物中,如果
CISOLATE低。
环回启用。当CLOOPBK低,传输环回接收。此功能可以
由PHY寄存器0被控制, 14位, LOOPBK ,如果CLOOPBK高。
直通模式使能。当设定为低CPASS5B ,配置所述PHY绕过内部
5B4B编码器和解码器。在图5B编码数据上MTXD0 - MTXD3和发送
MTXER与MTXER最显著数据位。在图5B编码数据接收上
MRXD0 - MRXD3和MRXER ,与上MRXER最显著位。此功能可
由PHY寄存器为0x11 ,第8位, NOENDEC控制,如果CPASS5B高。
CAUTONEG
33
TTL
I
CDEVSEL2
CDEVSEL1
CDEVSEL0
20
19
18
TTL
I
CDUPLEX
36
TTL
I / O
CFIBER
22
TTL
I
CISOLATE
38
TTL
I
CLOOPBK
30
TTL
I
CPASS5B
37
TTL
I
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3
TNETE2101
10BASE-T/100BASE-TX/100BASE-FX
低功耗物理层接口
SPWS032D - 1997年1月 - 修订1999年3月
终端功能(续)
配置(续)
终奌站
名字
CPWRDOWN
32
TYPE
TTL
I / O
I
描述
掉电启用。当CPWRDOWN低时,所述PHY被置于低功耗
状态。这个功能可以通过PHY寄存器0进行控制,位11 , PDOWN ,如果CPWRDOWN高。
中继模式使能。当CREPEATER低,中继模式被启用和PHY
不认定MCRS响应于发送的活性。这个功能可以通过物理层控制
寄存器为0x11 ,第5位,中继器,如果CREPEATER高。
速配置。当CAUTONEG低, CSPEED设定的PHY速率,以任
10BASE -T (低)或100BASE -TX (高) 。当CAUTONEG高,自动协商
完成后, CSPEED被拉低,如果10BASE - T模式选择,或设置为高阻抗状态
如果100BASE - TX模式选择。在PHY速率也可以控制和读出的PHY
寄存器0 ,第13位,速度。
CREPEATER
21
TTL
I
CSPEED
34
TTL
I / O
光纤接口
终奌站
名字
FRCVN
FRCVP
FSDN
FSDP
FXMTN
FXMTP
79
80
82
83
76
77
TYPE
PECL
PECL
PECL
I / O
I
I
O
描述
100BASE- FX串行数据输入对。差的3.3V伪发射极耦合逻辑( PECL ) 125 - Mbit / s的
接收数据的光纤模式的输入。
100BASE- FX串行数据检测对。差3.3 -V PECL 125 - Mbit / s的信号检测输入。
100BASE- FX的串行数据输出对。差的3.3V PECL 125 Mbit / s的串行发送数据
输出光纤模式。
PECL =伪发射极耦合逻辑
IEEE 1149.1 JTAG接口
终奌站
名字
JTCLK
JTDI
JTDO
JTMS
JTRST
69
73
71
68
67
TYPE
5 V TTL
5 V TTL
5 V TTL
5 V TTL
5 V TTL
I / O
I
I
O
I
I
描述
测试时钟。 JTCLK用于时钟状态的信息和测试数据移入和移出该装置的过程中
测试端口的操作。
测试数据输入。 JTDI用于测试数据和测试指令串行移位到器件中
测试端口的操作。
测试数据输出。 JTDO用于串行移位测试数据和测试说明了该设备的过程中
测试端口的操作。
测试模式选择。 JTMS用于控制所述PHY中的测试端口控制器的状态。
TAP复位。 JTRST用于复位TAP控制器(可选)。
5 V TTL终端是5 - V宽容,如果VDD5连接到5V。
4
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TNETE2101
10BASE-T/100BASE-TX/100BASE-FX
低功耗物理层接口
SPWS032D - 1997年1月 - 修订1999年3月
终端功能(续)
LED状态
终奌站
名字
LACTIVITY
24
TYPE
LED
I / O
O
描述
活动指示灯。 LACTIVITY灯连接的发光二极管响应于接收和发送活动
在物理层。
双工/冲突指示灯。 LDUPCOL灯连接的发光二极管响应于网络碰撞时
物理层是在操作的半双工模式。 LED持续点亮时, PHY是
在全双工模式。
链接状态指示灯。 LLINK灯连接的LED时, PHY已经建立了一个有效的链接
它的合作伙伴。如果自动协商被启用,司机协商,表示在闪烁的LED
它试图建立一个链路。由于协商需要至少3秒,这是非常有用
(相当长的时间,如果下一个页的信息也被交换) ,并且用户可能被诱惑
除去电缆如果链路指示灯不亮,立即。用户也被提醒一
网络配置错误(其中两个链接伙伴之间不存在共同的能力),由
不断闪烁的LED 。
链接速度的指标。 LSPEED灯连接的LED时, PHY已建立了有效的
100BASE -TX连接与它的合作伙伴。
LDUPCOL
25
LED
O
LLINK
27
LED
O
LSPEED
28
LED
O
MII接口
终奌站
名字
MCOL
(CDEVSEL4)
MDCLK
MDIO
MRCLK
MCRS
MRST
MRXD3
MRXD2
MRXD1
MRXD0
mrxdv
mrxer
MTCLK
MTXD3
MTXD2
MTXD1
MTXD0
56
TYPE
I / O
描述
冲突检测。 MCOL指示所述PHY接收数据的同时
发射。 MCOL不主张在全双工模式。 MCOL的值被锁存的
上升MRST的使用边缘CDEVSEL4 ,位信息产业部设备选择地址的4 。
管理数据时钟。 MDCLK
物理介质相关(PMD )芯片。
串行
管理
接口
to
5 V TTL
I / O
43
42
54
55
41
47
48
50
52
46
45
66
60
61
62
63
5 V TTL
5 V TTL
5 V TTL
5 V TTL
5 V TTL
I
I / O
O
O
I
管理数据I / O 。 MDIO是串行管理接口PMD芯片。 MDIO是
同步到MDCLK 。
接收时钟。接收来自PHY时钟源。 MRCLK是10BASE - T模式2.5 MHz和
25兆赫100BASE- TX模式。
载波侦听。 MCRS断言当PHY启动帧接收。
信息产业部复位。 MRST是复位信号到所述偏振模色散前端(低有效)。
接收数据。 MRXD3 - MRXD0是四位接收来自PHY数据位3-0 。数据
同步到MRCLK 。
接收数据有效。 MRXDV表示上MRXD0 - MRXD3数据是有效的。 MRXDV是
同步到MRCLK 。
接收错误。 MRXER表示接收的接收数据的编码错误的。 MRXER是
同步到MRCLK 。
传输时钟。 MTCLK是从PHY发送时钟源。这个时钟是2.5兆赫
10BASE - T模式和25兆赫的100BASE- TX模式。
传输数据。 MTXD3 - MTXD0是从MAC半字节发送数据比特3-0 。数据
同步到MTCLK 。
5 V TTL
O
5 V TTL
5 V TTL
5 V TTL
O
O
O
5 V TTL
I
5 V TTL终端是5 - V宽容,如果VDD5连接到5V。
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5
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    -
    终端采购配单精选

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电话:13910052844(微信同步)
联系人:刘先生
地址:北京市海淀区增光路27号院增光佳苑2号楼1单元1102室
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