【TMS320F206数字信号处理器SPRS050A - 1996年11月 - 修订1998年4月DD】,IC型号TMS320F206PZA,TMS320F206PZA PDF资料,TMS320F206PZA经销商,ic,电子元器件-51电子网

TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

高性能静态CMOS技术

包括T320C2xLP核心CPU

TMS320F206是的会员

TMS320C20x一代，这也

包括TMS320C203和

TMS320C209设备

指令周期时间50 ns @ 5 V

源代码的兼容TMS320C25

向上代码兼容

TMS320C5X设备

3个外部中断

TMS320F206集成内存：

– 544

片上双存取16字

数据RAM

– 32K

片上闪存16字

存储器（EEPROM）中

– 4K

片上单存取16字

程序/数据RAM

224K

16位最大可寻址

外部存储空间

- 64K程序

- 64K数据

- 64K的输入/输出（ I / O）

- 32K国际

32位ALU /累加器

16位乘法器以及32位产品

从数据和程序块移动

空间

TMS320F206的外设：

- 片内16位定时器

- 片内软件可编程

等待状态（ 0 7 ）发电机

- 片上振荡器

- 片上锁相环（ PLL ）

- 6个通用I / O引脚

- 全双工异步串行口

器（UART）

- 增强的同步串行端口

（ ESSP ）随着四级深的FIFO

输入时钟选项

- 选项 - 乘接一个， - 两个或 - 四

和除以按两

支持硬件等待状态

掉电空闲模式

IEEE 1149.1

兼容基于扫描的

仿真

100引脚薄型四方扁平封装（ TQFP ）

（ PZ后缀）

描述

TMS320F206的德州仪器（ TI ）数字信号处理器（ DSP ）的制造与静态CMOS

集成电路技术，和建筑设计是基于这样的TMS320C20x系列，

针对低功耗操作进行了优化。先进的哈佛结构的结合，片内外设，

片上存储器，以及一个高度专业化的指令集的操作的灵活性和速度的基础上

在“ F206 。

在' F206提供了以下优点：

32K

16个字的片上闪存EEPROM降低了系统成本，便于成型

增强的TMS320建筑设计，以提高性能和通用性

先进的集成电路加工技术，以提高性能

“ F206器件引脚和代码兼容” C203设备。

对于源代码“ F206 DSP是软件兼容的” C1X和' C2x中的DSP ，是向上

与第五代的DSP兼容（' C5X ）

新的静态设计技术降低功耗，提高耐辐射

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

TI是德州仪器的商标。

IEEE标准1149.1-1990标准试验访问端口和边界扫描结构。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1998年，德州仪器

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

PZ包装

（顶视图）

V DD

A15

A14

A13

A12

V SS

A11

A10

V SS

VDD

V SS

75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

EMU0

EMU1 / OFF

TCK

TRST

TDI

TMS

TDO

CLKR

FSR

CLKX

FSX

TOUT

IO0

IO1

BIO

100

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

准备

读/写

STRB

D15

D14

D13

D12

D11

D10

表1示出的片上RAM和ROM ，串行数的能力和并行I / O端口，在执行

时间中的一个机器周期，并包与TMS320F206的设备的总的引脚数的类型。

表1中。 TMS320F206处理器的特征

片上存储器

设备

数据

TMS320F206

288

内存

数据/

PROG

4K + 256

只读存储器

PROG

–

FL灰

EEPROM

PROG

32K

I / O端口

动力

供应

(V)

周期

时间

（纳秒）

包

键入与

引脚数

100引脚TQFP

邮政信箱1443

TEST

MP / MC

DIV1

V CCP

2区

HOLDA

V DD

IO2

IO3

PLL5V

V DD

CLKIN/X2

VSS

CLKOUT1

V CCP

NMI

HOLD / INT1

INT2

INT3

VSS

串行

并行

64K

休斯敦，得克萨斯州77251-1443

TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

TMS320F206端子功能

终奌站

名字

号

D15

D14

D13

D12

D11

D10

A15

A14

A13

A12

A11

A10

TYPE

描述

数据和地址总线

并行数据总线D15 [最显著位（MSB） ]至D0 [至少显著位（LSB） ] 。 D15 -D0是

用于将TMS320F206和外部数据/程序存储器或I / O设备之间传输数据。

置于高阻抗状态时不输出（R / W的高点）或RS断言的时候。他们进入

高阻抗状态，当OFF为低电平有效。

I / O / Z

并行地址总线A15 （MSB）到A0 （LSB）。 A15- A0用于处理外部数据/程序

内存或I / O设备。这些信号进入高阻抗状态时， OFF为有效低电平。

O / Z

存储器控制信号

O / Z

程序选择信号。 PS是始终高，除非低层断言用于传送到片外程序

空间。 PS进入高阻抗状态时， OFF为有效低电平。

数据选择信号。 DS为总是高，除非低层断言用于传送到片外程序

空间。 DS进入高阻抗状态，当OFF为低电平有效。

I / O空间选择信号。 IS是始终高，除非低层断言用于传送到I / O端口。 IS

进入高阻抗状态时， OFF为有效低电平。

数据就绪输入。就绪指示外部设备准备用于总线事务是

完成。如果外部设备未就绪（ READY低电平）时， TMS320F206等待一个周期，并检查

再次准备好。如果READY不使用，应拉高。

读/写信号。 R / W表示传送方向与外部设备进行通信时。读/写

通常是在读模式下（高），除非低电平被置为用于执行一个写操作。 R / W变

进入高阻抗状态OFF为低电平时。

读选择指示激活，外部读周期。 RD是活跃在所有的外部程序，数据和I / O

读取。 RD进入高阻抗状态，当OFF为低电平有效。在RD引脚的功能

进行编程，以提供一个倒R / W信号，而不是RD 。该FRDN位（位15）中的PMST

注册控件此选项。

准备

读/写

O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

TMS320F206终端功能（续）

终奌站

名字

号

TYPE

描述

存储器控制信号（续）

O / Z

写使能。 WE的下降沿指示器件驱动外部数据总线（ D15 - D0 ）。数据

可以通过外部装置在WE的上升沿被锁存。 WE为活性上的所有外部程序，数据和

I / O写入。 WE进入高阻状态时， OFF为低电平有效。

选通信号。 STRB总是高的，除非置为低电平，表示外部总线周期。 STRB进入

当OFF为有效低电平高阻抗状态。

多处理信号

O / Z

总线请求信号。的BR被断言时，全局数据存储器访问被启动。 BR进入

当OFF为有效低电平高阻抗状态。

保持-确认信号。 HOLDA指示到外部电路，所述处理器处于保持状态，并

该地址，数据，和存储器控制线处于高阻抗状态，从而使它们可用于

的外部电路提供的本地存储器的访问。 HOLDA进入高阻状态时为OFF

低电平有效。

外部标志输出（锁软件可编程信号）。 XF用于信令中的其它处理器

多处理配置中或者作为通用输出引脚。 XF进入高阻抗状态

当OFF为低电平有效。

分支控制输入。当由BIOZ指令轮询中，如果生物是低时， TMS320F206执行一个分支。

软件控制的输入/输出引脚通过异步串口控制寄存器（ ASPCR ）的方式。在

复位， IO0 - IO3配置为输入。这些引脚可以用作通用输入/输出引脚或

握手控制的UART 。 IO0 - IO3进入高阻抗状态，当OFF为低电平有效。

当同步串行端口（ SSP），用于在多通道IO0也可以用作帧同步输出

模式。

初始化，中断和复位操作

TEST

MP / MC

100

复位输入。 RS使TMS320F206终止执行，并强制程序计数器为零。

当RS拉高，执行后16个周期开始于程序存储器0地址。 RS的各种影响

寄存器和状态位。

保留输入引脚。测试连接到VSS正常运行。

微处理器/微计算机模式选择引脚。如果MP / MC低，片上闪存存储器映射到

程序空间。当MP / MC为高，则设备访问片外存储器。该引脚只采样复位，

且其值被锁存到比特的PMST寄存器0 。

不可屏蔽中断。 NMI是一个外部中断不能被中断模式位的方式被屏蔽

（ INTM ）或中断屏蔽寄存器（ IMR）。当NMI被激活时，处理器陷阱到适当的

向量的位置。 NMI如果不使用，应拉高。

HOLD和INT1共享相同的引脚。二者都被视为中断信号。如果MODE位为0的

中断控制寄存器（ ICR），保持逻辑可以在组合来实现与在IDLE指令

软件。复位时，在ICR的MODE位为0，使HOLD模式的引脚。

外部用户中断。 INT2和INT3的优先级和屏蔽的IMR和INTM 。 INT2和INT3

可以查询和中断标志寄存器（ IFR ）的方式复位。

振荡器， PLL和定时器信号的

TOUT

O / Z

定时器输出。 TOUT信号脉冲时，芯片上的倒计时过去为零。脉搏是

CLKOUT1周期宽。 TOUT进入高阻抗状态，当OFF为低电平有效。

主时钟输出信号。在CPU的机器周期率的CLKOUT1信号周期。内部

机器周期是由CLKOUT1的上升沿为界。 CLKOUT1进入高阻抗状态

当OFF为低电平有效。

输入时钟。 CLKIN / X 2是输入时钟的设备。作为CLKIN ，该引脚作为外部振荡器

时钟输入，并作为X 2 ，销操作作为内部振荡器的输入与X 1是内部振荡器

输出。

STRB

O / Z

HOLDA

O / Z

BIO

IO0

IO1

IO2

IO3

O / Z

I / O / Z

NMI

HOLD/INT1

INT2

INT3

CLKOUT1

O / Z

CLKIN/X2

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

TMS320F206终端功能（续）

终奌站

名字

DIV1

DIV2

PLL5V

号

TYPE

描述

振荡器， PLL和定时器信号（续）

DIV1和DIV2提供时钟模式输入。

DIV1 - DIV2不应改变，除非RS信号有效。

该TMS320F206是严格意义上的5 -V设备。出于这个原因，在PLL5V引脚应始终拉高。

串口和UART信号

传输时钟。 CLKX是一个时钟信号，用于从串行端口发送移位寄存器（ XSR）中的时钟数据

DX数据发送引脚。在CLKX可以是一个输入，如果在同步串行端口控制寄存器中的位的MCM

（ SSPCR ）被设置为0。 CLKX也可以由设备在二分之一CLKOUT1频率时的被驱动

MCM = 1，如果不被使用的串行口， CLKX进入高阻抗状态时， OFF为活性

低。在复位值作为输入。

接收时钟输入。外部时钟信号，用于从DR （数据接收）引脚时钟数据转换成串行端口

接收移位寄存器（ RSR ）。 CLKR必须在串口传输存在。如果串口是不是被

使用时， CLKR进行采样作为输入的SSPCR的IN0位。该引脚也可以用作帧同步

当SSP用于在多通道模式下的输出。

帧同步脉冲的输入。在FSR脉冲的下降沿启动数据接收

过程中，开始RSR的时钟。 FSR进入高阻抗状态，当OFF为低电平有效。

该引脚也可以用作当SSP用于在多通道模式下帧同步输出。

帧同步脉冲发射输入/输出中。在FSX脉冲的下降沿启动

数据传输过程中，开始串口发送移位寄存器（ XSR ）的时钟。复位后，

FSX是输入。 FSX可以通过软件被选择为输出时，在SSPCR的TXM位被置位

为1 FSX进入高阻抗状态时， OFF为有效低电平。

串行数据接收输入。串行数据通过DR引脚接收到接收移位寄存器（ RSR ）。

串口发送输出。串行数据从通过DX引脚发送移位寄存器（ XSR ）中传输。

DX是在高阻抗状态时， OFF为有效低电平。

异步传输数据引脚。 TX是在高阻抗状态时， OFF为有效低电平。

异步接收数据引脚

测试信号

IEEE标准1149.1 （JTAG）测试复位。 TRST ，当驱动为高，给人的扫描系统控制

该装置的操作。如果TRST被驱动为低电平时，器件工作在它的功能模式，测试信号

将被忽略。

如果TRST管脚没有被驱动，外部下拉电阻必须被使用。

JTAG测试时钟。 TCK是通常具有50 ％占空比的自由运行的时钟信号。对这些变化

测试访问端口（ TAP ）的输入信号（ TMS和TDI ）被移入TAP控制器，指令寄存器，或

在TCK的上升沿选择的测试数据寄存器。在TAP输出信号（ TDO ）的变化发生在

TCK下降的边缘。

JTAG测试模式选择。 TMS是主频为在TCK的上升沿TAP控制器。

JTAG测试数据输入。 TDI移入在TCK的上升沿所选寄存器（指令或数据）。

JTAG测试数据输出。所选寄存器（指令或数据）的内容被移出TDO上

TCK下降的边缘。 TDO处于高阻抗状态，除非数据的扫描正在进行中。

仿真器引脚0。当TRST被拉低， EMU0要高激活的关闭状态。当TRST

被驱动为高， EMU0被用作中断或从仿真器系统，并且被定义为输入/输出

通过JTAG扫描。

仿真器引脚1仿真器引脚1禁止所有输出。当TRST被驱动为高， EMU1 /关被用作

中断向或从仿真器系统，并且被定义为输入/输出通过JTAG扫描。当TRST

驱动为低电平时，此引脚配置为OFF 。 EMU1 / OFF ，低电平有效时，将所有输出驱动器的

高阻抗状态。需要注意的是关专门用于测试和仿真的目的（不是

多应用程序）。因此，为OFF状态时，以下适用：

TRST = 0

EMU0 = 1

EMU1 / OFF = 0

CLKX

I / O / Z

CLKR

I / O / Z

FSR

I / O / Z

FSX

I / O / Z

O / Z

TRST

TCK

TMS

TDI

TDO

O / Z

EMU0

I / O / Z

EMU1 / OFF

I / O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

高性能静态CMOS技术

包括T320C2xLP核心CPU

TMS320F206是的会员

TMS320C20x一代，这也

包括TMS320C203和

TMS320C209设备

指令周期时间50 ns @ 5 V

源代码的兼容TMS320C25

向上代码兼容

TMS320C5X设备

3个外部中断

TMS320F206集成内存：

– 544

片上双存取16字

数据RAM

– 32K

片上闪存16字

存储器（EEPROM）中

– 4K

片上单存取16字

程序/数据RAM

224K

16位最大可寻址

外部存储空间

- 64K程序

- 64K数据

- 64K的输入/输出（ I / O）

- 32K国际

32位ALU /累加器

16位乘法器以及32位产品

从数据和程序块移动

空间

TMS320F206的外设：

- 片内16位定时器

- 片内软件可编程

等待状态（ 0 7 ）发电机

- 片上振荡器

- 片上锁相环（ PLL ）

- 6个通用I / O引脚

- 全双工异步串行口

器（UART）

- 增强的同步串行端口

（ ESSP ）随着四级深的FIFO

输入时钟选项

- 选项 - 乘接一个， - 两个或 - 四

和除以按两

支持硬件等待状态

掉电空闲模式

IEEE 1149.1

兼容基于扫描的

仿真

100引脚薄型四方扁平封装（ TQFP ）

（ PZ后缀）

描述

TMS320F206的德州仪器（ TI ）数字信号处理器（ DSP ）的制造与静态CMOS

集成电路技术，和建筑设计是基于这样的TMS320C20x系列，

针对低功耗操作进行了优化。先进的哈佛结构的结合，片内外设，

片上存储器，以及一个高度专业化的指令集的操作的灵活性和速度的基础上

在“ F206 。

在' F206提供了以下优点：

32K

16个字的片上闪存EEPROM降低了系统成本，便于成型

增强的TMS320建筑设计，以提高性能和通用性

先进的集成电路加工技术，以提高性能

“ F206器件引脚和代码兼容” C203设备。

对于源代码“ F206 DSP是软件兼容的” C1X和' C2x中的DSP ，是向上

与第五代的DSP兼容（' C5X ）

新的静态设计技术降低功耗，提高耐辐射

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

TI是德州仪器的商标。

IEEE标准1149.1-1990标准试验访问端口和边界扫描结构。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1998年，德州仪器

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

PZ包装

（顶视图）

V DD

A15

A14

A13

A12

V SS

A11

A10

V SS

VDD

V SS

75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

EMU0

EMU1 / OFF

TCK

TRST

TDI

TMS

TDO

CLKR

FSR

CLKX

FSX

TOUT

IO0

IO1

BIO

100

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

准备

读/写

STRB

D15

D14

D13

D12

D11

D10

表1示出的片上RAM和ROM ，串行数的能力和并行I / O端口，在执行

时间中的一个机器周期，并包与TMS320F206的设备的总的引脚数的类型。

表1中。 TMS320F206处理器的特征

片上存储器

设备

数据

TMS320F206

288

内存

数据/

PROG

4K + 256

只读存储器

PROG

–

FL灰

EEPROM

PROG

32K

I / O端口

动力

供应

(V)

周期

时间

（纳秒）

包

键入与

引脚数

100引脚TQFP

邮政信箱1443

TEST

MP / MC

DIV1

V CCP

2区

HOLDA

V DD

IO2

IO3

PLL5V

V DD

CLKIN/X2

VSS

CLKOUT1

V CCP

NMI

HOLD / INT1

INT2

INT3

VSS

串行

并行

64K

休斯敦，得克萨斯州77251-1443

TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

TMS320F206端子功能

终奌站

名字

号

D15

D14

D13

D12

D11

D10

A15

A14

A13

A12

A11

A10

TYPE

描述

数据和地址总线

并行数据总线D15 [最显著位（MSB） ]至D0 [至少显著位（LSB） ] 。 D15 -D0是

用于将TMS320F206和外部数据/程序存储器或I / O设备之间传输数据。

置于高阻抗状态时不输出（R / W的高点）或RS断言的时候。他们进入

高阻抗状态，当OFF为低电平有效。

I / O / Z

并行地址总线A15 （MSB）到A0 （LSB）。 A15- A0用于处理外部数据/程序

内存或I / O设备。这些信号进入高阻抗状态时， OFF为有效低电平。

O / Z

存储器控制信号

O / Z

程序选择信号。 PS是始终高，除非低层断言用于传送到片外程序

空间。 PS进入高阻抗状态时， OFF为有效低电平。

数据选择信号。 DS为总是高，除非低层断言用于传送到片外程序

空间。 DS进入高阻抗状态，当OFF为低电平有效。

I / O空间选择信号。 IS是始终高，除非低层断言用于传送到I / O端口。 IS

进入高阻抗状态时， OFF为有效低电平。

数据就绪输入。就绪指示外部设备准备用于总线事务是

完成。如果外部设备未就绪（ READY低电平）时， TMS320F206等待一个周期，并检查

再次准备好。如果READY不使用，应拉高。

读/写信号。 R / W表示传送方向与外部设备进行通信时。读/写

通常是在读模式下（高），除非低电平被置为用于执行一个写操作。 R / W变

进入高阻抗状态OFF为低电平时。

读选择指示激活，外部读周期。 RD是活跃在所有的外部程序，数据和I / O

读取。 RD进入高阻抗状态，当OFF为低电平有效。在RD引脚的功能

进行编程，以提供一个倒R / W信号，而不是RD 。该FRDN位（位15）中的PMST

注册控件此选项。

准备

读/写

O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

TMS320F206终端功能（续）

终奌站

名字

号

TYPE

描述

存储器控制信号（续）

O / Z

写使能。 WE的下降沿指示器件驱动外部数据总线（ D15 - D0 ）。数据

可以通过外部装置在WE的上升沿被锁存。 WE为活性上的所有外部程序，数据和

I / O写入。 WE进入高阻状态时， OFF为低电平有效。

选通信号。 STRB总是高的，除非置为低电平，表示外部总线周期。 STRB进入

当OFF为有效低电平高阻抗状态。

多处理信号

O / Z

总线请求信号。的BR被断言时，全局数据存储器访问被启动。 BR进入

当OFF为有效低电平高阻抗状态。

保持-确认信号。 HOLDA指示到外部电路，所述处理器处于保持状态，并

该地址，数据，和存储器控制线处于高阻抗状态，从而使它们可用于

的外部电路提供的本地存储器的访问。 HOLDA进入高阻状态时为OFF

低电平有效。

外部标志输出（锁软件可编程信号）。 XF用于信令中的其它处理器

多处理配置中或者作为通用输出引脚。 XF进入高阻抗状态

当OFF为低电平有效。

分支控制输入。当由BIOZ指令轮询中，如果生物是低时， TMS320F206执行一个分支。

软件控制的输入/输出引脚通过异步串口控制寄存器（ ASPCR ）的方式。在

复位， IO0 - IO3配置为输入。这些引脚可以用作通用输入/输出引脚或

握手控制的UART 。 IO0 - IO3进入高阻抗状态，当OFF为低电平有效。

当同步串行端口（ SSP），用于在多通道IO0也可以用作帧同步输出

模式。

初始化，中断和复位操作

TEST

MP / MC

100

复位输入。 RS使TMS320F206终止执行，并强制程序计数器为零。

当RS拉高，执行后16个周期开始于程序存储器0地址。 RS的各种影响

寄存器和状态位。

保留输入引脚。测试连接到VSS正常运行。

微处理器/微计算机模式选择引脚。如果MP / MC低，片上闪存存储器映射到

程序空间。当MP / MC为高，则设备访问片外存储器。该引脚只采样复位，

且其值被锁存到比特的PMST寄存器0 。

不可屏蔽中断。 NMI是一个外部中断不能被中断模式位的方式被屏蔽

（ INTM ）或中断屏蔽寄存器（ IMR）。当NMI被激活时，处理器陷阱到适当的

向量的位置。 NMI如果不使用，应拉高。

HOLD和INT1共享相同的引脚。二者都被视为中断信号。如果MODE位为0的

中断控制寄存器（ ICR），保持逻辑可以在组合来实现与在IDLE指令

软件。复位时，在ICR的MODE位为0，使HOLD模式的引脚。

外部用户中断。 INT2和INT3的优先级和屏蔽的IMR和INTM 。 INT2和INT3

可以查询和中断标志寄存器（ IFR ）的方式复位。

振荡器， PLL和定时器信号的

TOUT

O / Z

定时器输出。 TOUT信号脉冲时，芯片上的倒计时过去为零。脉搏是

CLKOUT1周期宽。 TOUT进入高阻抗状态，当OFF为低电平有效。

主时钟输出信号。在CPU的机器周期率的CLKOUT1信号周期。内部

机器周期是由CLKOUT1的上升沿为界。 CLKOUT1进入高阻抗状态

当OFF为低电平有效。

输入时钟。 CLKIN / X 2是输入时钟的设备。作为CLKIN ，该引脚作为外部振荡器

时钟输入，并作为X 2 ，销操作作为内部振荡器的输入与X 1是内部振荡器

输出。

STRB

O / Z

HOLDA

O / Z

BIO

IO0

IO1

IO2

IO3

O / Z

I / O / Z

NMI

HOLD/INT1

INT2

INT3

CLKOUT1

O / Z

CLKIN/X2

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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休斯敦，得克萨斯州77251-1443

TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

TMS320F206终端功能（续）

终奌站

名字

DIV1

DIV2

PLL5V

号

TYPE

描述

振荡器， PLL和定时器信号（续）

DIV1和DIV2提供时钟模式输入。

DIV1 - DIV2不应改变，除非RS信号有效。

该TMS320F206是严格意义上的5 -V设备。出于这个原因，在PLL5V引脚应始终拉高。

串口和UART信号

传输时钟。 CLKX是一个时钟信号，用于从串行端口发送移位寄存器（ XSR）中的时钟数据

DX数据发送引脚。在CLKX可以是一个输入，如果在同步串行端口控制寄存器中的位的MCM

（ SSPCR ）被设置为0。 CLKX也可以由设备在二分之一CLKOUT1频率时的被驱动

MCM = 1，如果不被使用的串行口， CLKX进入高阻抗状态时， OFF为活性

低。在复位值作为输入。

接收时钟输入。外部时钟信号，用于从DR （数据接收）引脚时钟数据转换成串行端口

接收移位寄存器（ RSR ）。 CLKR必须在串口传输存在。如果串口是不是被

使用时， CLKR进行采样作为输入的SSPCR的IN0位。该引脚也可以用作帧同步

当SSP用于在多通道模式下的输出。

帧同步脉冲的输入。在FSR脉冲的下降沿启动数据接收

过程中，开始RSR的时钟。 FSR进入高阻抗状态，当OFF为低电平有效。

该引脚也可以用作当SSP用于在多通道模式下帧同步输出。

帧同步脉冲发射输入/输出中。在FSX脉冲的下降沿启动

数据传输过程中，开始串口发送移位寄存器（ XSR ）的时钟。复位后，

FSX是输入。 FSX可以通过软件被选择为输出时，在SSPCR的TXM位被置位

为1 FSX进入高阻抗状态时， OFF为有效低电平。

串行数据接收输入。串行数据通过DR引脚接收到接收移位寄存器（ RSR ）。

串口发送输出。串行数据从通过DX引脚发送移位寄存器（ XSR ）中传输。

DX是在高阻抗状态时， OFF为有效低电平。

异步传输数据引脚。 TX是在高阻抗状态时， OFF为有效低电平。

异步接收数据引脚

测试信号

IEEE标准1149.1 （JTAG）测试复位。 TRST ，当驱动为高，给人的扫描系统控制

该装置的操作。如果TRST被驱动为低电平时，器件工作在它的功能模式，测试信号

将被忽略。

如果TRST管脚没有被驱动，外部下拉电阻必须被使用。

JTAG测试时钟。 TCK是通常具有50 ％占空比的自由运行的时钟信号。对这些变化

测试访问端口（ TAP ）的输入信号（ TMS和TDI ）被移入TAP控制器，指令寄存器，或

在TCK的上升沿选择的测试数据寄存器。在TAP输出信号（ TDO ）的变化发生在

TCK下降的边缘。

JTAG测试模式选择。 TMS是主频为在TCK的上升沿TAP控制器。

JTAG测试数据输入。 TDI移入在TCK的上升沿所选寄存器（指令或数据）。

JTAG测试数据输出。所选寄存器（指令或数据）的内容被移出TDO上

TCK下降的边缘。 TDO处于高阻抗状态，除非数据的扫描正在进行中。

仿真器引脚0。当TRST被拉低， EMU0要高激活的关闭状态。当TRST

被驱动为高， EMU0被用作中断或从仿真器系统，并且被定义为输入/输出

通过JTAG扫描。

仿真器引脚1仿真器引脚1禁止所有输出。当TRST被驱动为高， EMU1 /关被用作

中断向或从仿真器系统，并且被定义为输入/输出通过JTAG扫描。当TRST

驱动为低电平时，此引脚配置为OFF 。 EMU1 / OFF ，低电平有效时，将所有输出驱动器的

高阻抗状态。需要注意的是关专门用于测试和仿真的目的（不是

多应用程序）。因此，为OFF状态时，以下适用：

TRST = 0

EMU0 = 1

EMU1 / OFF = 0

CLKX

I / O / Z

CLKR

I / O / Z

FSR

I / O / Z

FSX

I / O / Z

O / Z

TRST

TCK

TMS

TDI

TDO

O / Z

EMU0

I / O / Z

EMU1 / OFF

I / O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

高性能静态CMOS技术

包括T320C2xLP核心CPU

TMS320F206是的会员

TMS320C20x一代，这也

包括TMS320C203和

TMS320C209设备

指令周期时间50 ns @ 5 V

源代码的兼容TMS320C25

向上代码兼容

TMS320C5X设备

3个外部中断

TMS320F206集成内存：

– 544

片上双存取16字

数据RAM

– 32K

片上闪存16字

存储器（EEPROM）中

– 4K

片上单存取16字

程序/数据RAM

224K

16位最大可寻址

外部存储空间

- 64K程序

- 64K数据

- 64K的输入/输出（ I / O）

- 32K国际

32位ALU /累加器

16位乘法器以及32位产品

从数据和程序块移动

空间

TMS320F206的外设：

- 片内16位定时器

- 片内软件可编程

等待状态（ 0 7 ）发电机

- 片上振荡器

- 片上锁相环（ PLL ）

- 6个通用I / O引脚

- 全双工异步串行口

器（UART）

- 增强的同步串行端口

（ ESSP ）随着四级深的FIFO

输入时钟选项

- 选项 - 乘接一个， - 两个或 - 四

和除以按两

支持硬件等待状态

掉电空闲模式

IEEE 1149.1

兼容基于扫描的

仿真

100引脚薄型四方扁平封装（ TQFP ）

（ PZ后缀）

描述

TMS320F206的德州仪器（ TI ）数字信号处理器（ DSP ）的制造与静态CMOS

集成电路技术，和建筑设计是基于这样的TMS320C20x系列，

针对低功耗操作进行了优化。先进的哈佛结构的结合，片内外设，

片上存储器，以及一个高度专业化的指令集的操作的灵活性和速度的基础上

在“ F206 。

在' F206提供了以下优点：

32K

16个字的片上闪存EEPROM降低了系统成本，便于成型

增强的TMS320建筑设计，以提高性能和通用性

先进的集成电路加工技术，以提高性能

“ F206器件引脚和代码兼容” C203设备。

对于源代码“ F206 DSP是软件兼容的” C1X和' C2x中的DSP ，是向上

与第五代的DSP兼容（' C5X ）

新的静态设计技术降低功耗，提高耐辐射

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

TI是德州仪器的商标。

IEEE标准1149.1-1990标准试验访问端口和边界扫描结构。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1998年，德州仪器

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TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

PZ包装

（顶视图）

V DD

A15

A14

A13

A12

V SS

A11

A10

V SS

VDD

V SS

75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

EMU0

EMU1 / OFF

TCK

TRST

TDI

TMS

TDO

CLKR

FSR

CLKX

FSX

TOUT

IO0

IO1

BIO

100

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

准备

读/写

STRB

D15

D14

D13

D12

D11

D10

表1示出的片上RAM和ROM ，串行数的能力和并行I / O端口，在执行

时间中的一个机器周期，并包与TMS320F206的设备的总的引脚数的类型。

表1中。 TMS320F206处理器的特征

片上存储器

设备

数据

TMS320F206

288

内存

数据/

PROG

4K + 256

只读存储器

PROG

–

FL灰

EEPROM

PROG

32K

I / O端口

动力

供应

(V)

周期

时间

（纳秒）

包

键入与

引脚数

100引脚TQFP

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TEST

MP / MC

DIV1

V CCP

2区

HOLDA

V DD

IO2

IO3

PLL5V

V DD

CLKIN/X2

VSS

CLKOUT1

V CCP

NMI

HOLD / INT1

INT2

INT3

VSS

串行

并行

64K

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TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

TMS320F206端子功能

终奌站

名字

号

D15

D14

D13

D12

D11

D10

A15

A14

A13

A12

A11

A10

TYPE

描述

数据和地址总线

并行数据总线D15 [最显著位（MSB） ]至D0 [至少显著位（LSB） ] 。 D15 -D0是

用于将TMS320F206和外部数据/程序存储器或I / O设备之间传输数据。

置于高阻抗状态时不输出（R / W的高点）或RS断言的时候。他们进入

高阻抗状态，当OFF为低电平有效。

I / O / Z

并行地址总线A15 （MSB）到A0 （LSB）。 A15- A0用于处理外部数据/程序

内存或I / O设备。这些信号进入高阻抗状态时， OFF为有效低电平。

O / Z

存储器控制信号

O / Z

程序选择信号。 PS是始终高，除非低层断言用于传送到片外程序

空间。 PS进入高阻抗状态时， OFF为有效低电平。

数据选择信号。 DS为总是高，除非低层断言用于传送到片外程序

空间。 DS进入高阻抗状态，当OFF为低电平有效。

I / O空间选择信号。 IS是始终高，除非低层断言用于传送到I / O端口。 IS

进入高阻抗状态时， OFF为有效低电平。

数据就绪输入。就绪指示外部设备准备用于总线事务是

完成。如果外部设备未就绪（ READY低电平）时， TMS320F206等待一个周期，并检查

再次准备好。如果READY不使用，应拉高。

读/写信号。 R / W表示传送方向与外部设备进行通信时。读/写

通常是在读模式下（高），除非低电平被置为用于执行一个写操作。 R / W变

进入高阻抗状态OFF为低电平时。

读选择指示激活，外部读周期。 RD是活跃在所有的外部程序，数据和I / O

读取。 RD进入高阻抗状态，当OFF为低电平有效。在RD引脚的功能

进行编程，以提供一个倒R / W信号，而不是RD 。该FRDN位（位15）中的PMST

注册控件此选项。

准备

读/写

O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

TMS320F206终端功能（续）

终奌站

名字

号

TYPE

描述

存储器控制信号（续）

O / Z

写使能。 WE的下降沿指示器件驱动外部数据总线（ D15 - D0 ）。数据

可以通过外部装置在WE的上升沿被锁存。 WE为活性上的所有外部程序，数据和

I / O写入。 WE进入高阻状态时， OFF为低电平有效。

选通信号。 STRB总是高的，除非置为低电平，表示外部总线周期。 STRB进入

当OFF为有效低电平高阻抗状态。

多处理信号

O / Z

总线请求信号。的BR被断言时，全局数据存储器访问被启动。 BR进入

当OFF为有效低电平高阻抗状态。

保持-确认信号。 HOLDA指示到外部电路，所述处理器处于保持状态，并

该地址，数据，和存储器控制线处于高阻抗状态，从而使它们可用于

的外部电路提供的本地存储器的访问。 HOLDA进入高阻状态时为OFF

低电平有效。

外部标志输出（锁软件可编程信号）。 XF用于信令中的其它处理器

多处理配置中或者作为通用输出引脚。 XF进入高阻抗状态

当OFF为低电平有效。

分支控制输入。当由BIOZ指令轮询中，如果生物是低时， TMS320F206执行一个分支。

软件控制的输入/输出引脚通过异步串口控制寄存器（ ASPCR ）的方式。在

复位， IO0 - IO3配置为输入。这些引脚可以用作通用输入/输出引脚或

握手控制的UART 。 IO0 - IO3进入高阻抗状态，当OFF为低电平有效。

当同步串行端口（ SSP），用于在多通道IO0也可以用作帧同步输出

模式。

初始化，中断和复位操作

TEST

MP / MC

100

复位输入。 RS使TMS320F206终止执行，并强制程序计数器为零。

当RS拉高，执行后16个周期开始于程序存储器0地址。 RS的各种影响

寄存器和状态位。

保留输入引脚。测试连接到VSS正常运行。

微处理器/微计算机模式选择引脚。如果MP / MC低，片上闪存存储器映射到

程序空间。当MP / MC为高，则设备访问片外存储器。该引脚只采样复位，

且其值被锁存到比特的PMST寄存器0 。

不可屏蔽中断。 NMI是一个外部中断不能被中断模式位的方式被屏蔽

（ INTM ）或中断屏蔽寄存器（ IMR）。当NMI被激活时，处理器陷阱到适当的

向量的位置。 NMI如果不使用，应拉高。

HOLD和INT1共享相同的引脚。二者都被视为中断信号。如果MODE位为0的

中断控制寄存器（ ICR），保持逻辑可以在组合来实现与在IDLE指令

软件。复位时，在ICR的MODE位为0，使HOLD模式的引脚。

外部用户中断。 INT2和INT3的优先级和屏蔽的IMR和INTM 。 INT2和INT3

可以查询和中断标志寄存器（ IFR ）的方式复位。

振荡器， PLL和定时器信号的

TOUT

O / Z

定时器输出。 TOUT信号脉冲时，芯片上的倒计时过去为零。脉搏是

CLKOUT1周期宽。 TOUT进入高阻抗状态，当OFF为低电平有效。

主时钟输出信号。在CPU的机器周期率的CLKOUT1信号周期。内部

机器周期是由CLKOUT1的上升沿为界。 CLKOUT1进入高阻抗状态

当OFF为低电平有效。

输入时钟。 CLKIN / X 2是输入时钟的设备。作为CLKIN ，该引脚作为外部振荡器

时钟输入，并作为X 2 ，销操作作为内部振荡器的输入与X 1是内部振荡器

输出。

STRB

O / Z

HOLDA

O / Z

BIO

IO0

IO1

IO2

IO3

O / Z

I / O / Z

NMI

HOLD/INT1

INT2

INT3

CLKOUT1

O / Z

CLKIN/X2

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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TMS320F206

数字信号处理器

SPRS050A - 1996年11月 - 修订1998年4月

TMS320F206终端功能（续）

终奌站

名字

DIV1

DIV2

PLL5V

号

TYPE

描述

振荡器， PLL和定时器信号（续）

DIV1和DIV2提供时钟模式输入。

DIV1 - DIV2不应改变，除非RS信号有效。

该TMS320F206是严格意义上的5 -V设备。出于这个原因，在PLL5V引脚应始终拉高。

串口和UART信号

传输时钟。 CLKX是一个时钟信号，用于从串行端口发送移位寄存器（ XSR）中的时钟数据

DX数据发送引脚。在CLKX可以是一个输入，如果在同步串行端口控制寄存器中的位的MCM

（ SSPCR ）被设置为0。 CLKX也可以由设备在二分之一CLKOUT1频率时的被驱动

MCM = 1，如果不被使用的串行口， CLKX进入高阻抗状态时， OFF为活性

低。在复位值作为输入。

接收时钟输入。外部时钟信号，用于从DR （数据接收）引脚时钟数据转换成串行端口

接收移位寄存器（ RSR ）。 CLKR必须在串口传输存在。如果串口是不是被

使用时， CLKR进行采样作为输入的SSPCR的IN0位。该引脚也可以用作帧同步

当SSP用于在多通道模式下的输出。

帧同步脉冲的输入。在FSR脉冲的下降沿启动数据接收

过程中，开始RSR的时钟。 FSR进入高阻抗状态，当OFF为低电平有效。

该引脚也可以用作当SSP用于在多通道模式下帧同步输出。

帧同步脉冲发射输入/输出中。在FSX脉冲的下降沿启动

数据传输过程中，开始串口发送移位寄存器（ XSR ）的时钟。复位后，

FSX是输入。 FSX可以通过软件被选择为输出时，在SSPCR的TXM位被置位

为1 FSX进入高阻抗状态时， OFF为有效低电平。

串行数据接收输入。串行数据通过DR引脚接收到接收移位寄存器（ RSR ）。

串口发送输出。串行数据从通过DX引脚发送移位寄存器（ XSR ）中传输。

DX是在高阻抗状态时， OFF为有效低电平。

异步传输数据引脚。 TX是在高阻抗状态时， OFF为有效低电平。

异步接收数据引脚

测试信号

IEEE标准1149.1 （JTAG）测试复位。 TRST ，当驱动为高，给人的扫描系统控制

该装置的操作。如果TRST被驱动为低电平时，器件工作在它的功能模式，测试信号

将被忽略。

如果TRST管脚没有被驱动，外部下拉电阻必须被使用。

JTAG测试时钟。 TCK是通常具有50 ％占空比的自由运行的时钟信号。对这些变化

测试访问端口（ TAP ）的输入信号（ TMS和TDI ）被移入TAP控制器，指令寄存器，或

在TCK的上升沿选择的测试数据寄存器。在TAP输出信号（ TDO ）的变化发生在

TCK下降的边缘。

JTAG测试模式选择。 TMS是主频为在TCK的上升沿TAP控制器。

JTAG测试数据输入。 TDI移入在TCK的上升沿所选寄存器（指令或数据）。

JTAG测试数据输出。所选寄存器（指令或数据）的内容被移出TDO上

TCK下降的边缘。 TDO处于高阻抗状态，除非数据的扫描正在进行中。

仿真器引脚0。当TRST被拉低， EMU0要高激活的关闭状态。当TRST

被驱动为高， EMU0被用作中断或从仿真器系统，并且被定义为输入/输出

通过JTAG扫描。

仿真器引脚1仿真器引脚1禁止所有输出。当TRST被驱动为高， EMU1 /关被用作

中断向或从仿真器系统，并且被定义为输入/输出通过JTAG扫描。当TRST

驱动为低电平时，此引脚配置为OFF 。 EMU1 / OFF ，低电平有效时，将所有输出驱动器的

高阻抗状态。需要注意的是关专门用于测试和仿真的目的（不是

多应用程序）。因此，为OFF状态时，以下适用：

TRST = 0

EMU0 = 1

EMU1 / OFF = 0

CLKX

I / O / Z

CLKR

I / O / Z

FSR

I / O / Z

FSX

I / O / Z

O / Z

TRST

TCK

TMS

TDI

TDO

O / Z

EMU0

I / O / Z

EMU1 / OFF

I / O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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