TMS320C6474

数字信号处理器

硅版本1.3 ， 1.2

芯片勘误表

文献编号： SPRZ283

2008年10月

2

SPRZ283 - 2008年10月

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目录

1

介绍

.........................................................................................................................

5

2

3

..............................................................

5

1.2

套餐象征与修订鉴定

..................................................................

6

硅版本1.3已知设计的例外功能规格

..............................

7

硅版本1.2已知的设计例外功能规格

............................

22

1.1

设备和开发支持工具命名

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目录

3

www.ti.com

图列表

1

2

3

4

5

用于TMS320C6474批次追踪代码示例（ ZUN包）

........................................................

6

IDMA ， SDMA和摇头丸路径

..........................................................................................

9

IDMA ， SDMA和摇头丸路径

.........................................................................................

24

正确的设备输入时钟，时钟选择，缩放和供应时序

..........................................

36

PROG设置选项注册

................................................................................................

39

表格清单

1

2

3

4

5

批次追踪码

.............................................................................................................

6

芯片版本的变量

..................................................................................................

6

硅版本1.3咨询列表

.........................................................................................

7

硅版本1.2咨询列表

........................................................................................

22

TC寄存器汇总

....................................................................................................

39

4

图列表

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芯片勘误表

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TMS320C6474 DSP

硅版本1.3 ， 1.2

1

介绍

本文档介绍了TMS320C6474数字硅更新的功能规格

信号处理器;看到特定器件的数据手册，

TMS320C6474多核数字信号处理器

（文献编号

SPRS552).

1.1

设备和开发支持工具命名

要指定阶段的产品开发周期， TI前缀分配给所有的部件号

DSP器件和支持工具。每个DSP的商业家族成员有三个前缀之一： TMX ，

TMP ，或者TMS （例如， TMS320C6474ZUN ） 。德州仪器（TI）建议两三个可能前缀

代号为它的支持工具： TMDX和TMDS 。这些前缀代表的进化阶段

从工程原型（ TMX / TMDX ）通过完全限定生产的产品开发

设备/工具（ TMS / TMDS ） 。

器件的发展进化流程：

TMX

TMP

TMS

TMDX

TMDS

这不一定代表最终器件的电气的实验装置

特定网络阳离子

符合器件的电气规范，但还没有最终的硅芯片

完成质量和可靠性验证

完全限定生产设备

那尚未完成德州仪器的内部开发支持产品

资格测试

完全合格的开发支持产品

支持工具开发进化流程：

TMX和TMP设备和TMDX开发支持工具出货反对以下

免责声明：

"Developmental产品用于内部评估purposes."

TMS器件和TMDS开发支持工具已经完全表征，质量和

该设备的可靠性得到了充分展示。 TI的标准保修期。

预测表明，原型器件（ TMX或TMP）有更大的故障率比标准

生产设备。德州仪器建议，这些设备未在任何生产中使用

系统，因为其预期的最终使用故障率仍然是不确定的。只有合格的生产设备

被使用。

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TMS320C6474 DSP

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5

TMS320C6474

多核数字信号处理器

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1，产品特点

高性能多核DSP （ C6474 ）

- 1 - ns指令周期时间

- 1.0 GHz的时钟速率

- 8个32位指令/周期

- 商业温度0 ° C至100℃

3的TMS320C64x + DSP内核

- 专用SPLOOP说明

- 精简指令（ 16位）

- 异常处理

的TMS320C64x + Megamodule L1 / L2存储器

架构

- 256 K位（ 32千字节） L1P程序高速缓存

[直接映射]

- 256 K位（ 32千字节） L1D数据缓存

[ 2路组相联]

- 24 M位（ 3072 K-字节）总一体化二级

映射RAM /高速缓存[灵活配置混合型]

可配置在启动时间为1 MB /

1 MB / 1 MB或1.5 MB / 1 MB / 0.5 MB

- 512 K位（ 64千字节） L3 ROM

增强VCP2

- 支持超过694 7.95 - Kbps的AMR

增强的Turbo解码器协处理器（ TCP2 ）

- 最多支持8个2 Mbps的3 GPP

（ 6次迭代）

字节序：小端，大端

帧同步接口

- 时间之间的内部走线

子系统，外部设备/系统

- OBSAI RP1标准的帧突发数据

- 备用接口非RP1和

非UMTS系统

16位/ 32位DDR2-667内存控制器

EDMA3控制器（ 64个独立通道）

天线接口

- 6可配置链路（全双工）

- 支持OBSAI RP3协议， V1.0

- 768 - Mbps的， 1.536- ， 3.072 - Gbps的链路速率

- 支持CPRI V2.0协议

- 614.4 Mbps的， 1.2288- ， 2.4576 Gbps的连接

价格

- 时钟输入独立或共享的

CPU （可选择在启动时）

两个1×串行RapidIO链接，兼容V1.2

- 1.25- ， 2.5 ， 3.125 - Gbps的链路速率

- 消息传递和支持DIRECTIO

- 错误管理扩展和

拥塞控制

一个1.8 -V内部集成电路（ I2C ）总线

两个1.8 -V的McBSP

1000 Mbps以太网MAC （ EMAC ）

- 符合IEEE 802.3标准

- 支持SGMII ， V1.8标准

- 8个独立的发送（ TX）和8

独立的接收（ RX ）通道

六个64位通用定时器

- 可配置多达十二个32位定时器

- 可配置的看门狗定时器模式

16个通用I / O（ GPIO ）引脚

内部信号量模块

- 软件方法来控制访问

共享资源

- 32个通用信号资源

系统PLL和PLL控制器

DDR PLL和PLL控制器，专用于

DDR2内存控制器

支持IP安全

IEEE- 1149.1和IEEE - 1149.6 （ JTAG ）

边界扫描兼容

561引脚球栅阵列（ BGA ）封装（村，

枪，或ZUN后缀） ， 0.8毫米间距球

0.065微米/ 7级铜金属工艺（ CMOS）的

的SmartReflex 0级已启用 - 0.9 V至1.2 V

自适应核心电压

1.8 -V ， 1.1 -V的I / O

请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用

仪器的半导体产品和免责条款及其出现在本文档的末尾。

的TMS320C64x + ，采用SmartReflex ， TMS320C6000 ，的VelociTI ，的C64x + ， C6000 ， Code Composer Studio的， DSP / BIOS ， XDS是得克萨斯州的商标。

仪器。

所有其他商标均为其各自所有者的财产。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

2008 ，德州仪器

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1.1中央民族大学/枪/ ZUN BGA封装（底视图）

该设备被设计为在0℃至100℃的包的温度范围（商用温度

范围内）。需要散热器，使该范围不超出。

AG

AF

AE

AD

AC

AB

AA

Y

W

V

U

T

R

P

N

M

L

K

J

H

G

F

E

D

C

B

A

1

2

3

4

5

6

7

9 11 13 15 17 19 21 23 25 27

8 10 12 14 16 18 20 22 24 26

图1-1 。中央民族大学/枪/ ZUN 561引脚BGA封装（底视图）

1.2说明

所述的TMS320C64x + DSP的（包括TMS320C6474装置）是最高性能的多核

DSP系列中的TMS320C6000 DSP平台。此外，C6474器件基于第三代

高性能，先进的VelociTI 超长指令字（ VLIW ）架构开发的

德州仪器（ TI ） 。是的C64x + 器件是向上代码兼容的是以前的设备

在C6000 DSP平台的一部分。

1.2.1核心处理器

基于65nm工艺技术，总原始DSP处理能力与性能3.0 GHz的

高达每秒24000百万条指令（MIPS ）或每个周期24000 16位MMAC翻了一番]时， C6474装置

提供具有成本效益的解决方案，以高性能DSP的编程难题有三个独立的

DSP子系统。该DSP具有高速控制器和数字的业务灵活性

阵列处理器的能力。

在C64x + DSP内核采用八个功能单元，两个寄存器文件和两个数据路径。像早期的

C6000器件，其中两个功能单元都乘或.M单元。每个的C64x + .M单元一倍

通过执行4个16位×16位乘法累加器（MAC ）乘以吞吐量与C64x的核心

每个时钟周期。因此， 8个16位×16位MAC可以执行的的C64x +内核每个周期。在一

1.0 - GHz的速度，这意味着8000的16位MMAC翻了一番可能发生的每一秒。此外，在每个乘法器

的C64x +内核可以计算出一个32位×32位MAC或4个8位×8位MAC每个时钟周期。

2

特点

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此外，C6474 DSP集成组织为三级存储器系统中的大量的片上存储器。

设备上的1级数据存储器都是32 KB 。该存储器可以被配置为映射

RAM中，高速缓存，或两者的某种组合。当配置为高速缓存， L1程序（ L1P ）是

直接映射高速缓存，其中为L1数据（ L1D ）是一个两路组相联高速缓存。一个2级（L2）的

存储器的程序和数据空间之间共享，共3 MB的SRAM /高速缓存的两

配置。 L2存储器可以配置为1兆字节/ 1 MB / 1 MB或1.5 MB / 1 MB / 0.5 MB之间的

3 DSP内核。该电平3 （ L3）的ROM是64KB的设备中。是的C64x + megamodule也有一个32位的

外围设备配置（ CFG）端口，一个内部的DMA （ IDMA ）控制器，具有一个系统组件

复位/启动控制和自由运行的32位定时器的时间标记。

在C64x + DSP内核具有开发工具一套完整，其中包括：一个新的C编译器，

汇编优化器来简化编程和调度，并在Windows调试接口

可见性源代码的执行。

DMA的交换结构提供了增强的片上DSP内核和之间的连接

外设和加速器。

1.2.2外设

外设集包括：一个内部集成电路总线模块（ I2C） ; 2多通道缓冲串口

端口（ McBSP的）每一个速率为100 Mbps ; 6 64位通用定时器（也可配置为12 32位

计时器） ; 16个通用输入/输出端口（GPIO）与可编程中断/事件代

模式;一个1000以太网媒体访问控制器（ EMAC ），它提供之间的有效接口

在C6474 DSP内核处理器和网络;一个管理数据输入/输出（ MDIO）模块（也

EMAC ），其能够连接到同步和异步外围设备的一部分;一帧

同步（ FSYNC ）模块，该模块同步DMA交易;信号灯硬件模块

（信号量） ，从中可以访问与唯一中断共享的资源，每个铁心的对

当确定该核心已获得的资源;和一个16位/ 32位DDR2 SDRAM接口。

I2C端口允许DSP容易控制的外围设备，并与主处理器进行通信。

该器件包括两个串行RapidIO （ SRIO ） 1.25 Gbps的速率， 2.5 Gbps或3.125 Gbps链路速率。

这种高带宽的外围，用于点至点的设备间的通信，并且可以连接

C6474设备到其他的DSP ，专用集成电路，或开关在同一电路板或整个背板。这

极大地提高了系统的性能，并降低系统成本为应用，其中包括多个

DSP的电路板上，如视频和电信基础设施和医疗/成像。该SRIO还提供

报警，中断和消息事件。

该器件包括基于SERDES的天线接口（ AIF ），能够为每高达3.072 Gbps的操作

链接。在AIF包括六个高速串行链路，符合OBSAI RP3和CPRI标准。该

天线接口用于连接所述底板为天线的数据发送和接收。每一个环节

的AIF包括差分接收和信号对传输。

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特点

3

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1.2.3加速器

该器件具有两个高性能嵌入式协处理器[强化维特比解码器协处理器

（ VCP2 ）和增强的Turbo解码器协处理器（ TCP2 ）的显著加快通道解码

操作片上。该VCP2在CPU时钟运行分频-3解码超过694 7.95 - Kbps的

自适应多速率（AMR） 〔K = 9， R = 1/ 3]话音信道。的VCP2支持约束长度K = 5 ，6，7 ，

8 ，和9中，速率R = 3/4 ，1/2， 1/3， 1/5 ，和灵活的多项式，而生成的硬判决或软

的决定。所述TCP2运行在CPU时钟分频的3可解码最多50 384 - Kbps或8

2 Mbps的Turbo编码的渠道（假设6次迭代） 。该TCP2实现最大*登录地图

算法和被设计为支持由第三代合作伙伴所需的所有多项式和收费

项目（3GPP和3 GPP2 ） ，具有完全可编程的帧的长度和涡轮交织。解码

参数，如迭代和停止标准的数量也可编程。

的VCP2 / TCP2和CPU之间的通信都是通过所述EDMA3控制器。

4

特点

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1.3 C6474功能框图

图1-2

示出了C6474装置的功能框图。

DSP子系统2

DDR2 SDRAM

DSP子系统1

32

DDR2内存

调节器

DSP子系统0

32K字节

L1P SRAM /高速缓存

直接映射

L2/Cache

0.5 - 1.5 M

PLL2

的C64x + Megamodule

L1P内存控制器（内存保护/带宽MGMT ）

2

串行RapidIO

(2x)

C64x + DSP内核

TCP2

16-/32-bit

指令调度

VCP2

SPLOOP缓冲区

交换中心资源（ SCR）

指令译码

在线仿真

McBSP0

寄存器文件

A31 - A16

A15 - A0

B寄存器文件

B31 - B16

B15 - B0

EMAC

10/100/1000

SGMII

MDIO

.L1

.S1

.M1

xx

xx

.D1

.D2

.M2

xx

xx

.S2

.L2

I2C

L1数据存储器控制器（内存保护/带宽MGMT ）

16

GPIO16

32K字节总数

L1D SRAM /高速缓存2路

集联

FSYNC

SEMAPHORE

天线

接口

EDMA 3.0

PLL1和

PLL1控制器

定时器[ 0-5]

L3 ROM

引导配置

掉电和设备

配置逻辑

图1-2 。功能框图

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内部DMA

（ DMA）的

McBSP1

异常中断控制器

系统

L2内存控制器

（内存保护/

带宽MGMT ）

取指令

控制寄存器

功率控制

特点

5