【TMS320C6201定点数字信号处理器SPRS051G - 1997年1月 - 修订2000年11】,IC型号TMS320C6201GJCA200,TMS320C6201GJCA200 PDF资料,TMS320C6201GJCA200经销商,ic,电子元器件-51电子网

TMS320C6201

定点数字信号处理器

SPRS051G - 1997年1月 - 修订2000年11月

高性能定点数字

信号处理器（DSP） TMS320C6201

- 5 ns指令周期时间

- 200 MHz的时钟速率

- 8个32位指令/周期

- 1600 MIPS

的VelociTI 高级超长指令

字（ VLIW ） TMS320C62x的DSP CPU内核

- 八个独立的功能单元：

- 六个ALU （ 32 / 40位）

- 2个16位乘法器（32位结果）

- 负载存储架构， 32个32位

通用寄存器

- 指令包装减少代码大小

- 所有指令条件

指令集特点

- 字节寻址（ 8位，16位， 32位数据）

- 32位地址范围

- 8位溢出保护

- 饱和

- 位字段提取，设置，清除

- 位计数

- 规范化

1M位的片上SRAM

- 512K位的内部程序/缓存

（ 16K 32位指令）

- 512K位双访问内部数据

（ 64K字节）组织为两个块

提高并发

32位外部存储器接口（ EMIF ）

- 无缝连接异步

秋之回忆： SRAM和EPROM

- 无缝连接同步

秋之回忆： SDRAM和SBSRAM

四通道引导加载

直接存储器存取（DMA ）控制器

一个辅助通道

16位主机端口接口（ HPI ）

- 访问整个存储器映射

GJC / GJL

352引脚球栅阵列（ BGA）封装

（底视图）

11 13 15 17 19 21 23 25

12 14 16 18 20 22 24 26

两个多通道缓冲串行端口

（ McBSP的）

- 直接连接T1 / E1 ， MVIP ， SCSA

成帧器

- ST-总线开关兼容

- 多达256个通道的每

- AC97兼容

- 串行外设接口（SPI）

兼容（ Motorola ）

2个32位通用定时器

灵活的锁相环（PLL ）时钟

发电机

IEEE- 1149.1 （ JTAG

）边界扫描

兼容

352引脚BGA封装（ GJC后缀）

352引脚BGA封装（ GJL后缀）

CMOS技术

- 0.18微米/ 5级金属工艺

3.3 V的I / O ， 1.8 V内部

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

的VelociTI和TMS320C62x的是德州仪器的商标。

摩托罗拉是Motorola，Inc.的商标。

IEEE标准1149.1-1990标准试验访问端口和边界扫描结构。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2000年，德州仪器

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320C6201

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GJC / GJL BGA封装（底视图）。。。。。。。。。。。。。。。。。 1

说明。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 2

器件特性。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 3

功能和CPU （ DSP核）的框图。。。。。。。。。。。 4

CPU （ DSP内核）的说明。。。。。。。。。。。。。。。。。。。。。。。。。。五

信号组的描述。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 7

信号说明。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 9

开发支持。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 20

文档支持。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 23

时钟PLL 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 24

电源排序。。。。。。。。。。。。。。。。。。。。。。。。。。。。 25

在工作情况下的绝对最大额定值

温度范围。。。。。。。。。。。。。。。。。。。。。。。。。。。。 26

推荐工作条件。。。。。。。。。。。。。。。。。。。 26

电气特性超过推荐范围

电源电压和工作温度。。。。 26

参数的测量信息。。。。。。。。。。。。。。。

输入和输出时钟。。。。。。。。。。。。。。。。。。。。。。。。。。。

异步内存时序。。。。。。。。。。。。。。。。。。。。。

同步爆内存时序。。。。。。。。。。。。。。。。。

同步DRAM时序。。。。。。。。。。。。。。。。。。。。。。。。

HOLD / HOLDA时序。。。。。。。。。。。。。。。。。。。。。。。。。。。。

复位时序。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

外部中断时间。。。。。。。。。。。。。。。。。。。。。。。。。。

主机端口接口时序。。。。。。。。。。。。。。。。。。。。。。。。。

多通道缓冲串行端口时序。。。。。。。。。。。。。

DMAC ，定时器，掉电时序。。。。。。。。。。。。。。。。。。

JTAG测试端口时序。。。。。。。。。。。。。。。。。。。。。。。。。。。。

机械数据。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

描述

在TMS320C62x的DSP的（包括TMS320C6201

）为定点DSP家族中的

TMS320C6000 DSP平台。该C6201器件基于高性能，先进的VelociTI

甚长指令字（ VLIW ）架构，德州仪器（ TI ）开发的，使得这些DSP的

多通道和多功能应用的绝佳选择。凭借高达1600 MIPS的性能

200 MHz的时钟速率， C6201提供了具有成本效益的解决方案，以高性能DSP编程

的挑战。在C6201 DSP具有高速控制器和数字的业务灵活性

阵列处理器的能力。该处理器具有32个通用的32位字长和八个寄存器

高度独立的功能单元。 8个功能单元为一个高为6的算术逻辑单元（ALU ）

并行度和两个16位乘法器为32位的结果。在C6201可以产生两个

乘法累加器（MAC ），每个周期总共每秒4.66亿的MAC （ MMACS ）。在与C62x

DSP还具有专用硬件逻辑，片内存储器，以及额外的片上外设。

在C6201包括片上存储器的大银行，拥有强大多样的外设。节目

存储器包括一个64K字节的块是用户可配置为高速缓存或存储器映射程序空间。

在C6201的数据存储器由内存以提高并发2 32K字节的块。周边

集包括两个多通道缓冲串行端口（ McBSP的），两个通用定时器，主机端口接口

（HPI），并实现无缝外部存储器接口（EMIF ），能够连接到SDRAM或SBSRAM和

异步外设。

在与C62x DSP具有开发工具一套完整，其中包括：一个新的C编译器，汇编

优化器来简化编程和调度，以及Windows调试接口的可视性源

代码执行。

TMS320C6000和与C62x是德州仪器的商标。

Windows是微软公司的注册商标。

的TMS320C6201装置应在整个这个文件的剩余部分被称为C6201 。

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设备特点

表1提供了C6201的DSP的概述。该表显示了每个设备的显著功能，包括

片上RAM ，外设，执行时间的能力，并与引脚数封装类型。

表1中的C6201处理器的特征

硬件特性

EMIF

DMA

围herals

外设

HPI

McBSP的

32位定时器

大小（字节）

片上存储器

CPU ID +版本号

频率

周期

电压

PLL选项

BGA封装

工艺技术

产品状态

组织

控制状态寄存器（CSR 。 [31:16] ）

兆赫

核心（ V）

I / O （ V）

CLKIN倍频器

27× 27毫米

35× 35毫米

产品预览（ PP）

高级信息（ AI）

生产数据（ PD ）

（有关C6000 DSP部分的详细信息

编号，参见图4）

C6201 （定点DSP ）

72K

512 - Kbit的程序存储器

512 - Kbit的数据存储器（组织为两个块）

0x0002

200

5纳秒（ C6201-200 ）

1.8

3.3

旁路（×1）， 4倍

352引脚BGA （ GJL ）

352引脚BGA （ GJC ）

0.18

TMS320C6201GJC200

TMS320C6201GJCA200

TMS320C6201GJL200

TMS320C6201GJLA200

设备零件编号

C6000是德州仪器的商标。

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功能和CPU （ DSP内核）框图

SDRAM

SBSRAM

C6201数字信号处理器

节目

交通/高速缓存

调节器

内部程序存储器

（ 64K字节）

SRAM

ROM / FLASH

I / O设备

外部存储器

接口（ EMIF ）

与C62x CPU （ DSP核心）

定时器0

定时器1

成帧芯片：

H.100 ， MVIP ，

SCSA ，T1，E1

AC97设备，

SPI的设备，

编解码器

多通道

缓冲串行

端口0

多通道

缓冲串行

端口1

DMA总线

取指令

指令调度

指令译码

数据路径中的

寄存器文件

数据路径B

B寄存器文件

控制

逻辑

TEST

在电路

仿真

打断

控制

.L1

.S1

.M1 .D1

.D2 .M2

.S2

.L2

打断

选择器

同步

FIFO的

I / O设备

主机连接

主/从

TI PCI2040

PC电源

683xx

960

外围控制总线

主机端口

接口

（ HPI ）

直接内存

门禁控制器

（ DMA）的

（ 4通道）

PLL

(x1, x4)

数据

ACCESS

调节器

电源 -

下

逻辑

内部数据

内存

（ 64K字节）

引导配置

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CPU （ DSP内核）的说明

CPU获取VelociTI高级甚长指令字（VLIW）（256位宽度）提供多达八个

32位指令到8个功能单元中的每一个时钟周期。该VelociTI VLIW架构

功能由八个单位没有与指令提供，如果他们还没有准备好控制

执行。每一个32位指令的第1位决定的下一个指令属于同一个执行

包作为先前指令，或者是否它应该在接下来的时钟作为下一个的一部分被执行

执行数据包。获取的包总是256位宽;然而，在执行包的大小而有所不同。该

可变长度的执行包是一个关键的节省内存的功能，与其他区分与C62x CPU

VLIW架构。

该CPU拥有两套功能单元。每组包含四个单元和一个寄存器文件。一组包含

功能单元.L1 ， .S1 ， .M1和.D1 ;另一组包含单位.D2 ， .M2 ， .S2和.L2 。这两个寄存器文件

每一个包含16个32位寄存器，总共32个通用寄存器。两组的功能单元，沿

有两个寄存器堆，构成侧面A和CPU的B〔见功能和CPU （ DSP核）方框图

与图1] 。这四个功能单元上的CPU的每一侧可以自由地共享的16个寄存器属于

那一侧。此外，每个侧设有连接于所有的寄存器在另一侧的单一数据总线，通过

这两组的功能单元可以访问的相反侧从寄存器文件中的数据。虽然寄存器

在CPU作为寄存器文件的同一侧存取由功能单元可以服务于所有的单元中的单个

时钟周期，使用整个CPU的寄存器文件支持一个读取和每个周期一个写寄存器访问。

在与C62x CPU的另一个重要特点是加载/存储体系结构，所有的指令对寄存器进行操作

（相对于数据存储器中）。两套数据寻址单元（ .D1和.D2 ）负责所有数据

寄存器文件和内存之间的传输。由.D单元驱动的数据地址允许数据

要用于从一个寄存器文件生成的地址加载或存储数据或从其他寄存器文件。该

与C62x CPU支持多种间接寻址方式使用任一的直链或环状的寻址模式

用5或15位偏移量。所有的指令都是有条件的，也最能访问的32个寄存器的任何一个。一些

寄存器，然而，被挑选出来，以支持特定的寻址或者保持为条件的条件

指令（如果条件是不会自动“真” ）。两个.M功能单元专用于乘法运算。

这两个.S和.L功能单元执行一般的算术，逻辑和分支的功能与效果

可每个时钟周期。

该处理流程开始时的256位宽的指令取出的数据包是从程序存储器中取出。

目的地为单独的功能单元的32位指令被“链接”在一起，在至少“1”位

的指示显著位（LSB）位置。被“链接”在一起同时进行的说明

执行（最多总计8 ）组成一个执行包。的“0”中的LSB位的指令打破链，

有效地将跟着它在未来的执行数据包中的说明。如果执行数据包穿过取

包的边界（256位宽度），汇编的地方于下一取数据，而所述的剩余

当前获取的数据包被填充为NOP指令。执行分组的取数据组内的数量可以

变化从一个到八个。执行分组被调度到它们各自的功能单元，在1 ％的速率

时钟周期和下一个256位的取数据组是不取出的，直到从当前的所有执行分组取

包已经被发送。解码后，将指示同时驱动所有的活性的功能单元

八条指示每个时钟周期的最大执行速率。虽然大多数的结果被存储在32位

寄存器，它们随后可以移动到存储器以字节或半字为好。所有的加载和存储

指令是针对字节，半字或字寻址。

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