【TMS320C203 ， TMS320C209 ， TMS320LC203数字信号处理器SPRS02】,IC型号TMS320C203PZ80,TMS320C203PZ80 PDF资料,TMS320C203PZ80经销商,ic,电子元器件-51电子网

TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

基于T320C2xLP核心CPU

16位定点DSP架构

- 六个内部总线架构提高

并行性和性能

- 32位ALU /累加器

– 16

16位单周期乘法器随着

32位产品

- 块移动对数据，程序，

I / O空间

- 硬件重复指令

指令周期时间

’C203

’LC203

’C209

50纳秒@ 5 V

50纳秒@ 3.3 V 50 ns的@ 5 V

35纳秒@ 5 V

25纳秒@ 5 V

源代码的兼容TMS320C25

向上代码兼容

TMS320C5X设备

四个外部中断

引导装载程序选项（ “只有C203 ）

TMS320C2XX集成内存：

– 544

片上双存取16字

数据RAM

– 4K

片上单存取16字

程序/数据RAM （' C209只）

– 4K

片上程序ROM 16字

（仅' C209 ）

224K

16位寻址的总外部

存储空间

- 64K程序

- 64K数据

- 64K I / O

- 32K国际

TMS320C2XX外设：

- PLL各种时钟选项

–

×1, ×2, ×4,

2 (’C203)

–

×2,

2 (’C209)

- 片上振荡器

- 一个等待状态的软件可编程

为每个空格（' C209专用）

- 0 - 7等待状态的软件可编程

为每个空格（' C203专用）

- 6个通用I / O引脚

- 片内20位定时器

- 全双工异步串行口

（UART）（' C203仅）

- 一个同步串行端口

四级深的FIFO （仅' C203 ）

支持硬件等待状态

专为低功耗

- 全静态CMOS技术

- 掉电空闲模式

1.1毫安/ MIPS在3.3 V

“ C203是引脚兼容TMS320F206

闪存的DSP

高达40 MIPS的性能在5V （ ' C203 ）

在3.3 V 20 -MIPS的性能

HOLD模式为多处理器

应用

IEEE-1149.1

兼容基于扫描的

仿真

80-和100引脚小型薄型四方扁平

包（ TQFPs ），（ PN和PZ后缀）

描述

该TMS320C2XX代数字信号处理器（DSP ）的结合了强大的性能和巨大的

的灵活性，以满足信号处理和控制的应用程序的需要。该T320C2xLP核CPU ，它是

所有“ C2XX设备的基础上进行了优化，速度快，体积小，低功耗，使其成为理想的

要求苛刻的应用在许多市场。该CPU拥有先进的改进型哈佛架构，具有6

内部总线，允许巨大的并行和数据吞吐量。强大的“ C2XX指令集

使软件开发更容易。而由于“ C2XX是代码兼容的TMS320C2X和” C5X

代，你的代码的投资将被保留。围绕这个核心， “ C2XX代设备具有不同的

片上存储器和外设组合。串行端口提供与外部沟通方便

设备，例如编解码器， A / D变换器，和其他处理器。有利于控制其他外围设备

外部设备包括通用I / O引脚，一个20位定时器和一个等待状态发生器。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

IEEE标准1149.1-1990 ， IEEE标准测试接入端口。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1998年，德州仪器

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

描述（续）

因为其强大的性能，成本低，且易于使用的开发环境“， C2XX代

DSP是用于诸如智能电话，数码相机，调制解调器，远程计量的理想选择，

和安全系统。

PZ包装

（ TOP VIEW ）

VDD

A15

A14

A13

A12

V SS

A11

A10

VSS

VDD

V SS

PN包装

（ TOP VIEW ）

TRST

IACK

CLKOUT1

VDD

CLKMOD

VSS

TOUT

TDO

CLKIN/X2

STRB

读/写

VSS

准备

读/写

STRB

EMU0

EMU1/OFF

TDI

D15

准备

D14

TCK

D13

BIO

D12

MP / MC

D15

D11

D14

D10

D13

D12

D11

D10

75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

EMU0

EMU1/OFF

TCK

TRST

TDI

TMS

TDO

CLKR

FSR

CLKX

FSX

TOUT

IO0

IO1

BIO

100

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

A15

A14

A13

A12

A11

A10

表2提供了设备中的' C2XX代的比较。它示出了在片RAM的容量

和ROM ，串行数和并行I / O端口，一个机器周期的执行时间，和类型

的包，总引脚数。

表1.低功耗

动力

3.3 V

TMS320C203

1.1毫安/ MIPS

1.9毫安/ MIPS

TMS320C209

不适用

1.9毫安/ MIPS

TEST

BOOT

DIV1

V DD

DIV2

HOLDA

V DD

IO2

IO3

PLL5V

VDD

CLKIN/X2

VSS

CLKOUT1

V DD

NMI

HOLD / INT1

INT2

INT3

VSS

核心功耗。如需完整的详细信息，请参阅

TMS320C2XX功耗的计算

（文学

数SPRA088 ）。

表2中。 TMS320C2XX处理器的特征

片上存储器

TMS320C2xx

器件

数据

TMS320C203

TMS320C209

TM320LC203

288

内存

数据/

PROG

256

4K + 256

256

只读存储器

PROG

–

I / O端口

串行

–

并行

64K

动力

供应

(V)

3.3

周期

时间

（纳秒）

50/35/25

50/35

包

键入与

引脚数

100引脚TQFP

80引脚TQFP

100引脚TQFP

邮政信箱1443

休斯敦，得克萨斯州77251-1443

V SS

TMS

INT1

INT2

INT3

NMI

拉面

PLL5V

RES1

TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

TMS320C203和TMS320LC203端子功能

终奌站

名字

号

D15

D14

D13

D12

D11

D10

A15

A14

A13

A12

A11

A10

TYPE

描述

数据和地址总线

并行数据总线D15 [最显著位（MSB） ]至D0 [至少显著位（LSB） ] 。 D15 -D0是

多路传输的TMS320C2XX和外部数据/程序存储器或I之间的数据输入/输出

设备。置于高阻抗状态时不输出（R / W的高点）或RS断言的时候。他们

进入高阻抗状态时， OFF为有效低电平。

I / O / Z

并行地址总线A15 （MSB）到A0 （LSB）。 A15 - A0复来解决外部

数据/程序存储器或I / O设备。这些信号进入高阻抗状态时， OFF为活性

低。

O / Z

存储器控制信号

O / Z

程序选择信号。 PS是始终高，除非低层断言用于传送到片外程序

空间。 PS进入高阻抗状态时， OFF为有效低电平。

数据选择信号。 DS为总是高，除非低层断言用于传送到片外程序

空间。 DS进入高阻抗状态，当OFF为低电平有效。

I / O空间选择信号。 IS是始终高，除非低层断言用于传送到I / O端口。 IS

进入高阻抗状态时， OFF为有效低电平。

数据就绪输入。就绪指示外部设备准备用于总线事务是

完成。如果外部设备未就绪（ READY低电平）时， TMS320C203等待一个周期，并检查

再次准备好。如果READY不使用，应拉高。

读/写信号。 R / W表示传送方向传送到外部设备时。 R / W是

通常在读取模式下（高），除非低电平置位，用于执行一个写操作。 R / W进入

高阻抗状态，当OFF为低电平有效。

读选择指示激活，外部读周期，并且可以直接连接到输出使能（OE ）

的外部设备。 RD是活跃在所有的外部程序，数据和I / O读取。 RD进入

当OFF为有效低电平高阻抗状态。

写使能。 WE的下降沿指示器件驱动外部数据总线（ D15 - D0 ）。

数据可以通过在WE的上升沿的外部装置被锁定。我们是活跃在所有的外部程序，

数据和I / O写入。 WE进入高阻状态时， OFF为低电平有效。

准备

读/写

O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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休斯敦，得克萨斯州77251-1443

TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

TMS320C203和TMS320LC203终端功能（续）

终奌站

名字

号

TYPE

描述

存储器控制信号（续）

STRB

O / Z

选通信号。 STRB总是高的，除非置为低电平，表示外部总线周期。 STRB进入

当OFF为有效低电平高阻抗状态。

多处理信号

O / Z

总线请求信号。的BR被断言时，全局数据存储器访问被启动。 BR进入

当OFF为有效低电平高阻抗状态。

保持-确认信号。 HOLDA指示到外部电路，所述处理器处于保持状态，并

该地址，数据，和存储器控制线处于高阻抗状态，从而使它们可用于

的外部电路提供的本地存储器的访问。 HOLDA进入高阻状态时为OFF

低电平有效。

外部标志输出（锁软件可编程信号）。 XF用于信令中的其它处理器

多处理配置中或者作为通用输出引脚。 XF进入高阻抗状态

当OFF为低电平有效。

分支控制输入。当由BIOZ指令轮询中，如果生物是低， TMS320C203执行

分支。如果生物没有被使用，它应该被拉高。

软件控制的输入/输出引脚通过异步串口控制寄存器（ ASPCR ）的方式。在

复位， IO0 - IO3配置为输入。这些引脚可以用作通用输入/输出引脚或

握手控制的UART 。 IO0 - IO3进入高阻抗状态，当OFF为低电平有效。

初始化，中断和复位操作

TEST

BOOT

100

复位输入。 RS导致TMS320C203终止执行，并强制程序计数器为零。

当RS拉高，执行后16个周期开始于程序存储器0地址。 RS影响

各种寄存器和状态位。

保留输入引脚。测试连接到VSS正常运行。

微处理器模式选择引脚。当BOOT高，设备访问片外存储器。如果BOOT低，

从外部全局数据空间与外部RAM的程序空间上的引导装载程序传输数据。

不可屏蔽中断。 NMI是一个外部中断不能被中断模式位的方式被屏蔽

（ INTM ）或中断屏蔽寄存器（ IMR）。当NMI被激活时，处理器陷阱到适当的

向量的位置。 NMI如果不使用，应拉高。

HOLD和INT1共享相同的引脚。二者都被视为中断信号。如果MODE位为0的

中断控制寄存器（ ICR），保持逻辑可以在组合来实现与在IDLE指令

软件。复位时，在ICR的MODE位为0，使HOLD模式的引脚。

外部用户中断。 INT2和INT3的优先级和屏蔽的IMR和INTM 。 INT2和INT3

可以查询和中断标志寄存器（ IFR ）的方式复位。如果不使用这些信号，它们应

被拉高。

振荡器， PLL和定时器信号的

TOUT

CLKOUT1

CLKIN/X2

O / Z

定时器输出。 TOUT信号脉冲时，芯片上的倒计时过去为零。脉搏是

CLKOUT1周期宽。 TOUT进入高阻抗状态，当OFF为低电平有效。

主时钟输出继电器信号。该CLKOUT1高脉冲表示逻辑相，而低脉冲表示的

锁定期。

输入时钟。 CLKIN / X 2是输入时钟的设备。作为CLKIN ，该引脚作为外部振荡器

时钟输入，并作为X 2 ，销操作作为内部振荡器的输入与X 1是内部振荡器

输出。

HOLDA

O / Z

BIO

IO0

IO1

IO2

IO3

I / O / Z

NMI

HOLD/INT1

INT2

INT3

DIV1

DIV1和DIV2提供时钟模式输入。

DIV2

DIV1 ， DIV2不应改变，除非RS信号有效。

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

TMS320C203和TMS320LC203终端功能（续）

终奌站

名字

号

TYPE

描述

振荡器， PLL和定时器信号（续）

PLL5V

PLL工作在5 V.当设备工作在5 V ， PLL5V应拉高。当该装置是

在3.3 V工作， PLL5V应接低。

串口和UART信号

传输时钟。 CLKX是时钟信号从发送移位寄存器（ XSR ）的DX时钟数据

数据发送引脚。在CLKX可以是一个输入，如果在同步串行端口控制寄存器中的位的MCM

（ SSPCR ）被设置为0。 CLKX也可以由设备在二分之一CLKOUT1频率时的被驱动

MCM = 1，如果不被使用的串行口， CLKX进入高阻抗状态时， OFF为活性

低。在复位值作为输入。

接收时钟输入。外部时钟信号，用于从DR （数据接收）引脚时钟数据转换成串行端口

接收移位寄存器（ RSR ）。 CLKR必须在串口传输存在。如果串口是不是被

使用时， CLKR进行采样作为输入的SSPCR的IN0位。

帧同步脉冲的输入。在FSR脉冲的下降沿启动数据接收

过程中，开始RSR的时钟。 FSR进入高阻抗状态，当OFF为低电平有效。

帧同步脉冲发射输入/输出中。在FSX脉冲的下降沿启动

数据传输过程中，开始串口发送移位寄存器（ XSR ）的时钟。复位后，

FSX是输入。 FSX可以通过软件被选择为输出时，在SSPCR的TXM位被设置为

1. FSX进入高阻抗状态，当OFF为低电平有效。

串行数据接收输入。串行数据通过DR引脚接收到接收移位寄存器（ RSR ）。

串口发送输出。串行数据从通过DX引脚发送移位寄存器（ XSR ）中传输。

DX是在高阻抗状态时， OFF为有效低电平。

异步发送引脚

异步接收引脚

测试信号

IEEE标准1149.1 （JTAG）测试复位。 TRST ，当高电平有效，给人的扫描系统控制

该装置的操作。如果TRST未连接或驱动为低电平时，器件工作在它的功能模式，

和测试信号被忽略。

如果TRST管脚没有被驱动，外部下拉电阻必须被使用。

JTAG测试时钟。 TCK是通常具有50 ％占空比的自由运行的时钟信号。对这些变化

测试访问端口（ TAP ）的输入信号（ TMS和TDI ）被移入TAP控制器，指令寄存器，或

在TCK的上升沿选择的测试数据寄存器。在TAP输出信号（ TDO ）的变化发生在

TCK下降的边缘。

JTAG测试模式选择。 TMS是主频为在TCK的上升沿TAP控制器。

JTAG测试数据输入。 TDI移入在TCK的上升沿所选寄存器（指令或数据）。

JTAG测试数据输出。所选寄存器（指令或数据）的内容被移出TDO上

TCK下降的边缘。 TDO处于高阻抗状态，除非数据的扫描正在进行中。

仿真器引脚0。当TRST被拉低， EMU0要高激活的关闭状态。当TRST

被驱动为高， EMU0被用作中断或从仿真器系统，并且被定义为输入/输出

通过JTAG扫描。

仿真器引脚1仿真器引脚1禁止所有输出。当TRST被驱动为高， EMU1 /关被用作

中断向或从仿真器系统，并且被定义为输入/输出通过JTAG扫描。当TRST

驱动为低电平时，此引脚配置为OFF 。 EMU1 / OFF ，低电平有效时，将所有输出驱动器的

高阻抗状态。需要注意的是关专门用于测试和仿真的目的（不是

多应用程序）。因此，为OFF状态时，以下适用：

TRST = 0

EMU0 = 1

动车组/ OFF = 0

CLKX

I / O

CLKR

I / O

FSR

I / O

FSX

I / O

TRST

TCK

TMS

TDI

TDO

O / Z

EMU0

I / O / Z

EMU1/OFF

I / O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

基于T320C2xLP核心CPU

16位定点DSP架构

- 六个内部总线架构提高

并行性和性能

- 32位ALU /累加器

– 16

16位单周期乘法器随着

32位产品

- 块移动对数据，程序，

I / O空间

- 硬件重复指令

指令周期时间

’C203

’LC203

’C209

50纳秒@ 5 V

50纳秒@ 3.3 V 50 ns的@ 5 V

35纳秒@ 5 V

25纳秒@ 5 V

源代码的兼容TMS320C25

向上代码兼容

TMS320C5X设备

四个外部中断

引导装载程序选项（ “只有C203 ）

TMS320C2XX集成内存：

– 544

片上双存取16字

数据RAM

– 4K

片上单存取16字

程序/数据RAM （' C209只）

– 4K

片上程序ROM 16字

（仅' C209 ）

224K

16位寻址的总外部

存储空间

- 64K程序

- 64K数据

- 64K I / O

- 32K国际

TMS320C2XX外设：

- PLL各种时钟选项

–

×1, ×2, ×4,

2 (’C203)

–

×2,

2 (’C209)

- 片上振荡器

- 一个等待状态的软件可编程

为每个空格（' C209专用）

- 0 - 7等待状态的软件可编程

为每个空格（' C203专用）

- 6个通用I / O引脚

- 片内20位定时器

- 全双工异步串行口

（UART）（' C203仅）

- 一个同步串行端口

四级深的FIFO （仅' C203 ）

支持硬件等待状态

专为低功耗

- 全静态CMOS技术

- 掉电空闲模式

1.1毫安/ MIPS在3.3 V

“ C203是引脚兼容TMS320F206

闪存的DSP

高达40 MIPS的性能在5V （ ' C203 ）

在3.3 V 20 -MIPS的性能

HOLD模式为多处理器

应用

IEEE-1149.1

兼容基于扫描的

仿真

80-和100引脚小型薄型四方扁平

包（ TQFPs ），（ PN和PZ后缀）

描述

该TMS320C2XX代数字信号处理器（DSP ）的结合了强大的性能和巨大的

的灵活性，以满足信号处理和控制的应用程序的需要。该T320C2xLP核CPU ，它是

所有“ C2XX设备的基础上进行了优化，速度快，体积小，低功耗，使其成为理想的

要求苛刻的应用在许多市场。该CPU拥有先进的改进型哈佛架构，具有6

内部总线，允许巨大的并行和数据吞吐量。强大的“ C2XX指令集

使软件开发更容易。而由于“ C2XX是代码兼容的TMS320C2X和” C5X

代，你的代码的投资将被保留。围绕这个核心， “ C2XX代设备具有不同的

片上存储器和外设组合。串行端口提供与外部沟通方便

设备，例如编解码器， A / D变换器，和其他处理器。有利于控制其他外围设备

外部设备包括通用I / O引脚，一个20位定时器和一个等待状态发生器。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

IEEE标准1149.1-1990 ， IEEE标准测试接入端口。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1998年，德州仪器

邮政信箱1443

休斯敦，得克萨斯州77251-1443

TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

描述（续）

因为其强大的性能，成本低，且易于使用的开发环境“， C2XX代

DSP是用于诸如智能电话，数码相机，调制解调器，远程计量的理想选择，

和安全系统。

PZ包装

（ TOP VIEW ）

VDD

A15

A14

A13

A12

V SS

A11

A10

VSS

VDD

V SS

PN包装

（ TOP VIEW ）

TRST

IACK

CLKOUT1

VDD

CLKMOD

VSS

TOUT

TDO

CLKIN/X2

STRB

读/写

VSS

准备

读/写

STRB

EMU0

EMU1/OFF

TDI

D15

准备

D14

TCK

D13

BIO

D12

MP / MC

D15

D11

D14

D10

D13

D12

D11

D10

75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

EMU0

EMU1/OFF

TCK

TRST

TDI

TMS

TDO

CLKR

FSR

CLKX

FSX

TOUT

IO0

IO1

BIO

100

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

A15

A14

A13

A12

A11

A10

表2提供了设备中的' C2XX代的比较。它示出了在片RAM的容量

和ROM ，串行数和并行I / O端口，一个机器周期的执行时间，和类型

的包，总引脚数。

表1.低功耗

动力

3.3 V

TMS320C203

1.1毫安/ MIPS

1.9毫安/ MIPS

TMS320C209

不适用

1.9毫安/ MIPS

TEST

BOOT

DIV1

V DD

DIV2

HOLDA

V DD

IO2

IO3

PLL5V

VDD

CLKIN/X2

VSS

CLKOUT1

V DD

NMI

HOLD / INT1

INT2

INT3

VSS

核心功耗。如需完整的详细信息，请参阅

TMS320C2XX功耗的计算

（文学

数SPRA088 ）。

表2中。 TMS320C2XX处理器的特征

片上存储器

TMS320C2xx

器件

数据

TMS320C203

TMS320C209

TM320LC203

288

内存

数据/

PROG

256

4K + 256

256

只读存储器

PROG

–

I / O端口

串行

–

并行

64K

动力

供应

(V)

3.3

周期

时间

（纳秒）

50/35/25

50/35

包

键入与

引脚数

100引脚TQFP

80引脚TQFP

100引脚TQFP

邮政信箱1443

休斯敦，得克萨斯州77251-1443

V SS

TMS

INT1

INT2

INT3

NMI

拉面

PLL5V

RES1

TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

TMS320C203和TMS320LC203端子功能

终奌站

名字

号

D15

D14

D13

D12

D11

D10

A15

A14

A13

A12

A11

A10

TYPE

描述

数据和地址总线

并行数据总线D15 [最显著位（MSB） ]至D0 [至少显著位（LSB） ] 。 D15 -D0是

多路传输的TMS320C2XX和外部数据/程序存储器或I之间的数据输入/输出

设备。置于高阻抗状态时不输出（R / W的高点）或RS断言的时候。他们

进入高阻抗状态时， OFF为有效低电平。

I / O / Z

并行地址总线A15 （MSB）到A0 （LSB）。 A15 - A0复来解决外部

数据/程序存储器或I / O设备。这些信号进入高阻抗状态时， OFF为活性

低。

O / Z

存储器控制信号

O / Z

程序选择信号。 PS是始终高，除非低层断言用于传送到片外程序

空间。 PS进入高阻抗状态时， OFF为有效低电平。

数据选择信号。 DS为总是高，除非低层断言用于传送到片外程序

空间。 DS进入高阻抗状态，当OFF为低电平有效。

I / O空间选择信号。 IS是始终高，除非低层断言用于传送到I / O端口。 IS

进入高阻抗状态时， OFF为有效低电平。

数据就绪输入。就绪指示外部设备准备用于总线事务是

完成。如果外部设备未就绪（ READY低电平）时， TMS320C203等待一个周期，并检查

再次准备好。如果READY不使用，应拉高。

读/写信号。 R / W表示传送方向传送到外部设备时。 R / W是

通常在读取模式下（高），除非低电平置位，用于执行一个写操作。 R / W进入

高阻抗状态，当OFF为低电平有效。

读选择指示激活，外部读周期，并且可以直接连接到输出使能（OE ）

的外部设备。 RD是活跃在所有的外部程序，数据和I / O读取。 RD进入

当OFF为有效低电平高阻抗状态。

写使能。 WE的下降沿指示器件驱动外部数据总线（ D15 - D0 ）。

数据可以通过在WE的上升沿的外部装置被锁定。我们是活跃在所有的外部程序，

数据和I / O写入。 WE进入高阻状态时， OFF为低电平有效。

准备

读/写

O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

TMS320C203和TMS320LC203终端功能（续）

终奌站

名字

号

TYPE

描述

存储器控制信号（续）

STRB

O / Z

选通信号。 STRB总是高的，除非置为低电平，表示外部总线周期。 STRB进入

当OFF为有效低电平高阻抗状态。

多处理信号

O / Z

总线请求信号。的BR被断言时，全局数据存储器访问被启动。 BR进入

当OFF为有效低电平高阻抗状态。

保持-确认信号。 HOLDA指示到外部电路，所述处理器处于保持状态，并

该地址，数据，和存储器控制线处于高阻抗状态，从而使它们可用于

的外部电路提供的本地存储器的访问。 HOLDA进入高阻状态时为OFF

低电平有效。

外部标志输出（锁软件可编程信号）。 XF用于信令中的其它处理器

多处理配置中或者作为通用输出引脚。 XF进入高阻抗状态

当OFF为低电平有效。

分支控制输入。当由BIOZ指令轮询中，如果生物是低， TMS320C203执行

分支。如果生物没有被使用，它应该被拉高。

软件控制的输入/输出引脚通过异步串口控制寄存器（ ASPCR ）的方式。在

复位， IO0 - IO3配置为输入。这些引脚可以用作通用输入/输出引脚或

握手控制的UART 。 IO0 - IO3进入高阻抗状态，当OFF为低电平有效。

初始化，中断和复位操作

TEST

BOOT

100

复位输入。 RS导致TMS320C203终止执行，并强制程序计数器为零。

当RS拉高，执行后16个周期开始于程序存储器0地址。 RS影响

各种寄存器和状态位。

保留输入引脚。测试连接到VSS正常运行。

微处理器模式选择引脚。当BOOT高，设备访问片外存储器。如果BOOT低，

从外部全局数据空间与外部RAM的程序空间上的引导装载程序传输数据。

不可屏蔽中断。 NMI是一个外部中断不能被中断模式位的方式被屏蔽

（ INTM ）或中断屏蔽寄存器（ IMR）。当NMI被激活时，处理器陷阱到适当的

向量的位置。 NMI如果不使用，应拉高。

HOLD和INT1共享相同的引脚。二者都被视为中断信号。如果MODE位为0的

中断控制寄存器（ ICR），保持逻辑可以在组合来实现与在IDLE指令

软件。复位时，在ICR的MODE位为0，使HOLD模式的引脚。

外部用户中断。 INT2和INT3的优先级和屏蔽的IMR和INTM 。 INT2和INT3

可以查询和中断标志寄存器（ IFR ）的方式复位。如果不使用这些信号，它们应

被拉高。

振荡器， PLL和定时器信号的

TOUT

CLKOUT1

CLKIN/X2

O / Z

定时器输出。 TOUT信号脉冲时，芯片上的倒计时过去为零。脉搏是

CLKOUT1周期宽。 TOUT进入高阻抗状态，当OFF为低电平有效。

主时钟输出继电器信号。该CLKOUT1高脉冲表示逻辑相，而低脉冲表示的

锁定期。

输入时钟。 CLKIN / X 2是输入时钟的设备。作为CLKIN ，该引脚作为外部振荡器

时钟输入，并作为X 2 ，销操作作为内部振荡器的输入与X 1是内部振荡器

输出。

HOLDA

O / Z

BIO

IO0

IO1

IO2

IO3

I / O / Z

NMI

HOLD/INT1

INT2

INT3

DIV1

DIV1和DIV2提供时钟模式输入。

DIV2

DIV1 ， DIV2不应改变，除非RS信号有效。

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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TMS320C203 ， TMS320C209 ， TMS320LC203

数字信号处理器

SPRS025B - 1995年6月 - 修订1998年8月

TMS320C203和TMS320LC203终端功能（续）

终奌站

名字

号

TYPE

描述

振荡器， PLL和定时器信号（续）

PLL5V

PLL工作在5 V.当设备工作在5 V ， PLL5V应拉高。当该装置是

在3.3 V工作， PLL5V应接低。

串口和UART信号

传输时钟。 CLKX是时钟信号从发送移位寄存器（ XSR ）的DX时钟数据

数据发送引脚。在CLKX可以是一个输入，如果在同步串行端口控制寄存器中的位的MCM

（ SSPCR ）被设置为0。 CLKX也可以由设备在二分之一CLKOUT1频率时的被驱动

MCM = 1，如果不被使用的串行口， CLKX进入高阻抗状态时， OFF为活性

低。在复位值作为输入。

接收时钟输入。外部时钟信号，用于从DR （数据接收）引脚时钟数据转换成串行端口

接收移位寄存器（ RSR ）。 CLKR必须在串口传输存在。如果串口是不是被

使用时， CLKR进行采样作为输入的SSPCR的IN0位。

帧同步脉冲的输入。在FSR脉冲的下降沿启动数据接收

过程中，开始RSR的时钟。 FSR进入高阻抗状态，当OFF为低电平有效。

帧同步脉冲发射输入/输出中。在FSX脉冲的下降沿启动

数据传输过程中，开始串口发送移位寄存器（ XSR ）的时钟。复位后，

FSX是输入。 FSX可以通过软件被选择为输出时，在SSPCR的TXM位被设置为

1. FSX进入高阻抗状态，当OFF为低电平有效。

串行数据接收输入。串行数据通过DR引脚接收到接收移位寄存器（ RSR ）。

串口发送输出。串行数据从通过DX引脚发送移位寄存器（ XSR ）中传输。

DX是在高阻抗状态时， OFF为有效低电平。

异步发送引脚

异步接收引脚

测试信号

IEEE标准1149.1 （JTAG）测试复位。 TRST ，当高电平有效，给人的扫描系统控制

该装置的操作。如果TRST未连接或驱动为低电平时，器件工作在它的功能模式，

和测试信号被忽略。

如果TRST管脚没有被驱动，外部下拉电阻必须被使用。

JTAG测试时钟。 TCK是通常具有50 ％占空比的自由运行的时钟信号。对这些变化

测试访问端口（ TAP ）的输入信号（ TMS和TDI ）被移入TAP控制器，指令寄存器，或

在TCK的上升沿选择的测试数据寄存器。在TAP输出信号（ TDO ）的变化发生在

TCK下降的边缘。

JTAG测试模式选择。 TMS是主频为在TCK的上升沿TAP控制器。

JTAG测试数据输入。 TDI移入在TCK的上升沿所选寄存器（指令或数据）。

JTAG测试数据输出。所选寄存器（指令或数据）的内容被移出TDO上

TCK下降的边缘。 TDO处于高阻抗状态，除非数据的扫描正在进行中。

仿真器引脚0。当TRST被拉低， EMU0要高激活的关闭状态。当TRST

被驱动为高， EMU0被用作中断或从仿真器系统，并且被定义为输入/输出

通过JTAG扫描。

仿真器引脚1仿真器引脚1禁止所有输出。当TRST被驱动为高， EMU1 /关被用作

中断向或从仿真器系统，并且被定义为输入/输出通过JTAG扫描。当TRST

驱动为低电平时，此引脚配置为OFF 。 EMU1 / OFF ，低电平有效时，将所有输出驱动器的

高阻抗状态。需要注意的是关专门用于测试和仿真的目的（不是

多应用程序）。因此，为OFF状态时，以下适用：

TRST = 0

EMU0 = 1

动车组/ OFF = 0

CLKX

I / O

CLKR

I / O

FSR

I / O

FSX

I / O

TRST

TCK

TMS

TDI

TDO

O / Z

EMU0

I / O / Z

EMU1/OFF

I / O / Z

I =输入， O =输出， Z =高阻抗， PWR =电源， GND =接地

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