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TMC2072
同步锁相视频数字化
特点
完全集成的收购
3通道视频输入多路复用
两阶段（模拟和数字）视频钳位
自动增益调整
同步检测与分离
像素和子像素调整视频到同步输出
定时
同步锁定任何NTSC或PAL格式，包括PAL-M
和PAL -N
像素时钟产生
8 - bit视频A / D转换
标准的R -总线串行微处理器接口
用户可选择的线路锁定像素的费用包括：
- 12.27 MHz的NTSC & PAL -M
- 13.5 MHz的NTSC &所有PAL
- 14.75兆赫的PAL （非M） TMC2072-1只
- 15.0兆赫的PAL （非M） TMC2072-1只
直接接口飞兆半导体视频
编码器和解码
内置的电路，用于晶体振荡器
任何调整或外部参考电压所需
节省空间的100引脚MQFP封装
描述
该TMC2072同步锁相视频数字转换器的样品和
量化的标准模拟基带复合NTSC
或PAL视频到其8位的数字等效。它提取
水平和垂直同步信号，从该芯片上
PLL产生一个行同步的像素时钟为片上的8位
的A / D转换器和一个双速寄存器时钟来传输
数据到后续的视频处理子系统。第二个
PLL产生一个色度副载波锁定到输入的
色副载波。该芯片报告的每一行的色同步相位
并在随后的水平同步脉冲的频率。
该TMC2072包括一个三通道视频输入多
多路复用器，模拟钳位，可变增益放大器器和数字
后沿钳位电路。用户可以提供任何外部
时钟为20MHz或20MHz晶体。无需外部元件
改变或调谐所需要的在PAL或NTSC操作
无论是D1还是方形像素VGA像素率。
该TMC2072被制造在亚微米CMOS工艺
并封装在一个100引脚MQFP 。其表现是
从0到70 ℃的保证。
应用
帧接收器
数字录像机
桌面视频
框图
后沿
钳
VIN1
数据
选择器
CVBS7-0
MUX
VIN2
VIN3
类似物
钳
收益
A / D
副载波
锁相环
环
低通
滤波器
D / A
SYNC
分离器
GVSYNC
GHSYNC
D / A
控制
+1.2V
直接
数字
合成
横
锁相环
环
PXCK
LDV
有效
EXT PXCK
在PFD
CLK IN
PXCK SEL
SCL
SA2-0
RESET
SDA
COMP
VREF
INT
CLK
OUT
DDS
OUT
RT
CBYP
RB
65-2072-01
微处理器
接口
模拟接口
DDS /像素时钟界面
REV 。 1.0.4 01年6月19日
TMC2072
产品speci fi cation
功能说明
该TMC2072 ，一个完全集成的自同步锁相视频A / D
转换器，数字化的NTSC或PAL基带复合显
良。它接受视频三种输入通道，调整
增益，夹到后阳台，并在数字化视频
水平行频的一个用户可选的倍数。
它提取水平和垂直同步，测量subcar-
流子的频率和相位，并提供了与这些数据
数字化合成数据在8位数字视频端口。
提供水平和垂直同步输出，以及
像素时钟（ LDV）和两次象素时钟（ PXCK ） 。
操作参数通过一个标准的两线设置
微处理器的端口。该芯片可与任意一个跨工作
最终或外部参考电压。
制造先进的CMOS工艺中， TMC2072是
坐落在一栋100领先指标四在佛罗里达州包。其perfor-
曼斯是保证从0到70 ℃，并从4.75到5.25
供应伏。
1 ）初步锁定：以下从事任何一个视频帧
后复位; 2 ）损失和锁定的恢复，同时操作;或
控制位3 ）设置AGCEN高由主机微处理器的
处理器。在AGC运行调整A / D转换器的导通
片上参考电压，直到影片的空白使其输出
大约其全系列1/4 。该芯片则持有该
增益调节常数，直到新的AGC序列是initi-
通过AGCEN ated变高或损耗和视频恢复
锁定。在一帧的超时防止从增益控制
骑增益，并试图跟踪噪声或小的变化
信号强度。
为了处理双端接等弱的视频信号，
用户应设置VGAIN控制位高，从而
提高视频增益高于标称的50％ 。
模拟数字转换器
该TMC2072包含一个高性能的8位A / D
转换器。其增益和偏移自动设置为一部分
初始信号中的自动增益调整处理
收购，而且无需用户的关注。
参考电压提供给A / D转换器被设置以
在本自动控制内部D / A转换器
同步锁相收购。这些电压确定的增益和
在A / D转换器的相对于该视频电平偏移
提出了在其输入端。
定时
该TMC2072的A / D转换器和数字信号通路
从一个内部合成的交替周期操作
时钟， PXCK 。这个24.5到30 MHz时钟由衍生
传入的20MHz的参考时钟和相位锁定到
输入的模拟视频信息流的水平同步的提示。
PXCK的频率可被设定为1560 （NTSC VGA
正方形像素） ， 1716 （NTSC D1） ， 1732 （PAL D1）或1888或
1920 （ PAL VGA ）乘以输入的视频线率。
串行微处理器接口总线的时序是indepen-
像素时钟的凹痕而根据微处理器的描述
处理器接口部分，其功能如下说明。
低通滤波器
数字化的复合视频数据流是数字低通
网络连接进行滤波，以从同步除去色度分量
分隔符。筛选通过优化提供了强大的操作
同步的信号 - 噪声比/消隐por-
化的视频，提高了后阳台的准确性
消隐电平检测器。
数字同步分离器提供输出同步信号，
GHSYNC和GVSYNC ，和时间的内部操作。
视频输入
通过微处理器接口，用户可以启用之一
该芯片的三个模拟视频输入端口。虽然每个端口
通常预期有一个标准的视频信号电平
286到300同步脉冲顶部和空白，另一个控制之间的毫伏
寄存器位允许它被用半功率使用（近似
左右的70％振幅）信号。良好的串扰隔离
在所有三个输入端可容纳活动视频simulta-
neously 。用户必须提供抗混叠滤波网络和适当的
线路终端外。
卧式锁相环
锁相回路产生PXCK ，在像素的两倍
率。对于水平锁相的基准信号
环是由直接数字频率合成器（DDS ）中产生。
DDS输出与内部D /一个反面构造
换器和距离TMC2072输出经由DDS的输出
引脚。这个信号通过一个外部LC滤波器传递和
输入到水平相比较。
DDS输出的频率的那个的九分之一
PXCK 。
一个20MHz的时钟来驱动的DDS 。优选地，这
可被输入到TMC2072经由CMOS电平在CLK
IN引脚。另外，一个20MHz晶体可以直接
连接在CLK IN和OUT CLK与调整
电容器来激活内部的晶体振荡器电路。
模拟钳位
前端模拟钳位确保了输入视频落入
内的A / D转换器的活性范围。数字化
复合视频输出可以通过夹紧在后沿
次要数字钳位。
自动增益调整
为了容纳大约一个视频± 15 ％范围内
信号的振幅，所述TMC2072的片上AGC电路
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REV 。 1.0.4 01年6月19日
产品speci fi cation
TMC2072
如果输入的视频丢失或断开TMC2072后
已锁定它， PXCK和GRS数据将继续，但
GVSYNC每第八GHSYNC将停止，直到锁
重新建立。该GRS将报告初始子载波
频率格式设置中选择控制位
注册。该TMC2072将重新锁定到输入视频
两个帧之内后它被恢复。
为通过串行接口接收和发送数据。
当串行接口是不活动的，则逻辑电平上
SCL和SDA由外部上拉电阻拉高。
接收或发送SDA线上的数据必须保持稳定
为正向SCL脉冲的持续时间。数据
SDA必须改变，只有当SCL为低电平。如果SDA变化
状态，而SCL为高电平时，串行接口的解释
行动开始或停止序列。
有网络连接已经组成部分串行总线的操作：
启动信号
从机地址字节
基址寄存器地址字节
数据字节的读或写
停止信号
副载波锁相环
一个完全的数字锁相环，用于提取相位
和输入彩色脉冲串的频率。这些频率
值和相位值是输出在CVBS总线中的
水平同步周期。飞兆半导体的视频解码器和性别
带锁的编码器芯片将直接接受这些数据。
后门廊数字钳形
数字后沿钳位是用来保证一个恒定
消隐电平。该数字来自A / D转换抵消数据
换器，设置后沿电平精确3C
h
对于NTSC
40
h
对于PAL 。当数字钳位使能时，
CVBS视频输出的数据就是A / D转换结果减去
后沿水平加上3C
h
(40
h
对于PAL ） 。后肩
水平低通过滤的网络连接，从尽量减少拖尾伪影
微妙的线到线的变化。
当串行接口处于非活动状态（ SCL和SDA
高）的通信是通过发送一个起始引发显
宇空。启动信号是SDA由高电平到低电平转换
当SCL为高电平。这个信号提醒所有从属设备的
数据传输序列来了。
该网络首先八位启动信号后，传输的数据的COM
奖品七位从机地址和一个R / W位。在R / W
位指示数据传输的方向，从读或写
到从设备。如果发送的从机地址匹配
该设备（由SA2的状态设置的地址： 0输入
插针。） ，该TMC2072承认通过将SDA低
在第9个SCL脉冲。如果地址不匹配，则
TMC2072不承认。
数字化视频输出
数字化的8位视频输出通过一个8位
广CVBS数据端口，同步与PXCK和LDV 。
副载波频率，载波相位和现场ID数据
（ GRS ）在4位半字节在传输CVBS
3-0
中
在PXCK率水平同步脉冲顶部的时期。
表1.串行端口地址
微处理器接口
该TMC2072是一个标准的2线总线控制。最多
8 TMC2072设备可以连接到2线
串行接口具有每一个设备具有唯一的地址。
2线接口包括一个时钟输入端（SCL）和一
双向数据（SDA）引脚。该TMC2072充当奴隶
A
6
1
A
5
0
A
4
0
A
3
0
A
2
A
1
A
0
（ SA
2
） （ SA
1
） （ SA
0
)
1/0
1/0
1/0
地址是1000 SA
2
SA
1
SA
0
.
t
PWLCS
SCL
t
SA
SDA
t
HA
t
PWHCS
SA
2
θSA
0
t
DOM
D
7
–D
0
t
DOZ
65-2072-02
t
DOM
图1.微处理器并行端口 - 读时序
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TMC2072
产品speci fi cation
通过串行接口进行数据传输
对于读取或写入数据的每个字节的最高位是科幻RST位
序列。
如果TMC2072不承认主设备
在写过程中， SDA保持高电平使中，主机
器可以产生一个停止信号。如果主设备不
在读出时序承认TMC2072中，
TMC2072将此解释为“数据结尾。”该SDA保持
高，使主机可以产生一个停止信号。
写数据到TMC2072的特定连接C控制寄存器
要求的接口的控制寄存器的8位地址
美国东部时间要写入的从机地址建立之后。
这个控制寄存器的地址是用于之后，又在基址
quent写操作。基地址自动递增由
一个用于写入数据的每个字节的数据字节意图后
对的基址。如果有更多的字节传输比有
可用的地址，该地址将不会递增，
保持在10小时的最大值。任何基址
超过10小时高不会产生一个应答信号。
如果没有应答信号从主，编码器接收到的
会自动停止发送数据。
从TMC2072在控制寄存器读出的数据
以类似的方式。读需要两个数据传输
操作：
基地址必须写入的的R / W位
从机地址字节低设置一个顺序读
操作。
阅读（从机地址字节的R / W位高）
开始于先前建立的基地址。该
读寄存器自动递增的地址后，每个字节
传输。
终止读/写时序， TMC2072 ，停止
信号必须被发送。停止信号包括低到
SDA ，而SCL高电平转换为高。
重复开始信号时主设备driv-时
荷兰国际集团的串行接口生成无连接的第一个启动信号
产生一个停止信号，以终止当前的通信
化。这是用来改变通信模式
主从设备之间（读，写）不释放
串行接口线。
串行接口读/写示例
写一个控制寄存器
↓
启动信号
↓
从机地址字节（R / W位=低）
↓
基地址字节
↓
数据字节基地址
↓
停止信号
写四个连续的控制寄存器
↓
启动信号
↓
从机地址字节（R / W位=低）
↓
基地址字节
↓
数据字节基地址
↓
数据字节（基地址+ 1 ）
↓
数据字节（基地址+ 2 ）
↓
数据字节（基地址+ 3 ）
↓
停止信号
从一个控制寄存器中读取
↓
启动信号
↓
从机地址字节（R / W位=低）
↓
基地址字节
SDA
t
BUFF
t
STAH
SCL
t
DAH
65-2072-03
t
DHO
t
DAL
t
DSU
t
STASU
t
STOSU
图2.串行端口读/写时序
SDA
停止
开始
停止启动
SCL
65-2072-04
图3.串行接口 - 启动/停止信号
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REV 。 1.0.4 01年6月19日
QQ：2881677436 复制
