TLV571
2.7 V至5.5 V ， 1路， 8位，
并行模拟数字转换器
SLAS239A - 1999年9月 - 修订2000年2月
特点
应用
D
D
D
D
D
D
D
D
D
D
D
D
D
D
高吞吐量： 1.25 MSPS在5 V ，
625 KSPS在3 V
宽模拟输入： 0 V至AV
DD
微分非线性误差： <
±
0.5 LSB
积分非线性误差： <
±
0.5 LSB
采用2.7 V至5.5 V电源供电
低功耗： 12 mW的3 V至35毫瓦，在5 V
1毫安最大的自动关机
软件关机： 10
A
最大
内部振荡器
硬件配置
DSP和微控制器兼容
并行接口
二进制/二进制补码输出
硬件控制扩展采样
硬件或转换的软件启动
D
D
D
D
D
D
大容量存储和HDD
汽车
数码舵机
过程控制
通用DSP
图像传感器处理
DW或PW包装
（ TOP VIEW ）
CS
WR
RD
CLK
DGND
DVDD
INT / EOC
DGND
DGND
D0
D1
D2
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
描述
NC
艾因
AVDD
AGND
REFM
REFP
CSTART
A1/D7
A0/D6
D5
D4
D3
该TLV571是一个8位的数据采集系统
NC - 无内部连接
它结合了一个高速8位ADC和一个
并行接口。该器件包含两个片内控制寄存器允许软件转换启动控制
并通过双向并行端口断电。该控制寄存器可被设置为使用默认模式
虚拟RD ，而WR接低电平允许寄存器是硬件配置。
该TLV571采用单2.7 V至5.5 V电源。它接受的模拟输入范围为0 V至
AV
DD
和数字化输入在最大1.25 MSPS吞吐速率为5 V的功率耗散仅为
12毫瓦用3 -V电源或35毫瓦与5 V电源。该器件具有自动省电模式
自动下降至1 mA 50纳秒的权力后进行转换。在软件省电模式下，
ADC被进一步断电以只有10
A.
非常高的吞吐量速率，简单的并行接口，和低功耗使得TLV571的理想
选择用于高速数字信号处理。
可选项
包
TA
- 40 ° C至85°C
24 TSSOP
（ PW ）
TLV571IPW
24 SOIC
（ DW ）
TLV571IDW
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
版权
2000年，德州仪器
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
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功能框图
AVDD AIN
REFP
REFM
DVDD
8-BIT
SAR ADC
国内
时钟
CLK
三
状态
LATCH
D0 – D5
D6/A0
D7/A1
MUX
CS
RD
WR
CSTART
输入寄存器
和控制逻辑
INT / EOC
AGND
DGND
终端功能
终奌站
名字
号
AGND
艾因
AVDD
A0/D6
A1/D7
CLK
CS
CSTART
DGND
DVDD
D0 – D5
INT / EOC
NC
RD
REFM
REFP
WR
21
23
22
16
17
4
1
18
5, 8, 9
6
10 –15
7
24
3
20
19
2
I
I
I
I
I / O
O
I / O
I / O
I
I
I
I
I / O
模拟地
ADC的模拟输入
模拟电源电压， 2.7 V至5.5 V
双向三态数据总线。 D6 / A0随着D7 / A1被用作地址线访问CR0和CR1为
初始化。
双向三态数据总线。 D7 / A 1一起D6 / A 0是用作地址线访问CR0和CR1为
初始化。
外部时钟输入
片选。 CS为逻辑低电平使能TLV571 。
硬件采样和转换启动输入。 CSTART的下降沿开始采样和上升沿
CSTART的启动转换。
数字地
数字电源电压， 2.7 V至5.5 V
双向三态数据总线
结束转换/中断
没有连接
读取数据。在RD的下降沿使数据总线上的读操作时， CS为低电平。
低参考电压（标称地）。 REFM必须提供或REFM引脚必须接地。
上参考电压（标称AVDD ） 。最大输入电压范围由差确定
之间施加REFP和REFM的电压。
写入数据。在WR的上升沿在配置数据锁存器，当CS为低电平。当使用软件
转换开始，在WR的上升沿也启动了内部采样开始脉冲。当WR连接至地，
在不可编程（硬件配置模式）的ADC。
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详细说明
模拟 - 数字转换器特区
艾因
收费
再分配
DAC
_
+
特区
注册
ADC CODE
REFM
控制
逻辑
图1
该TLV571是利用电荷再分配DAC的逐次逼近型ADC 。图1示出了
ADC的简化版本。
采样电容器取得在采样周期上Ain的信号。当转换过程
开始时， SAR控制逻辑和电荷再分配DAC用于加减固定金额收费的
从采样电容，以使所述比较器到平衡状态。当比较器
均衡，在转换完成并产生ADC输出代码。
采样频率f
s
该TLV571需要16个脉冲CLKs每次转换，因此相当于最高采样频率
可实现与给定的CLK频率是：
f
S（ MAX）的
= (1/16) f
CLK
该TLV571是软件配置。第2个MSB位，D（ 7,6 ）被用于该寄存器来设置地址。
将其余的6位被用作控制数据比特。有两个控制寄存器， CR0和CR1 ，那是用户
可配置的。所有的寄存器位在写周期写入到控制寄存器。的说明
控制寄存器示于图2 。
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详细说明（续）
控制寄存器
A1
A0
D5
D4
D3
D2
D1
D0
A(1:0)=00
控制寄存器零（ CR0 ）
D5
D4
D3
STARTSEL PROGEOC CLKSEL
0:
0:
硬件INT
开始
（ CSTART ）
1:
EOC
1:
软件
开始
0:
国内
时钟
D2
SWPWDN
0:
正常
1:
断电
D1
不在乎
D0
不在乎
不在乎
不在乎
1:
外
时钟
A(1:0)=01
控制寄存器一（ CR1 ）
D5
D4
D1
D3
D2
版权所有
OSCSPD 0保留0保留的Outcode
0:
版权所有
位
总是
写0
0:
诠释。振荡器。
慢
1:
诠释。振荡器。
快
0:
版权所有
位
总是
写0
0:
版权所有
位，
总是
写0
0:
二进制
D0
版权所有
0:
版权所有
位，
总是
写0
1:
2’s
补
图2.输入数据格式
硬件配置选项
该TLV571可以自行配置。启用此选项时， WR引脚连接到地，一个虚拟的RD
信号被施加。该ADC现已全面配置。零或默认值应用到控制寄存器。
ADC针对3 -V的运算，这意味着内部的OSC被设定在10兆赫和硬件配置的理想
转换使用CSTART开始。
ADC转换模式
该TLV571提供了两种启动转换模式。表1解释了这些模式的更多细节。
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详细说明（续）
表1.转换模式
开始
转变
硬件启动
（ CSTART ）
CR0.D5 = 0
手术
评论 - 输入
从AIN反复转换
CSTART上升沿必须应用
CSTART下降沿开始采样
之前或之后的CLK至少5纳秒
上升沿。
CSTART上升沿开始转换
如果INT模式下， INT脉冲每次转换之后产生
如果在EOC模式下， EOC会前高后低的转换开始，高回报
在转换端。
软件启动
CR0.D5 = 1
从AIN反复转换
随着外部时钟， WR和RD上升
WR上升沿开始启动采样。此后，采样发生在边缘必须至少5纳秒前
或CLK后的上升沿。
RD上升边缘。
转换后的6个时钟开始采样开始后。此后，如果INT
模式下，一个INT脉冲每次转换之后产生
如果在EOC模式下， EOC会前高后低的转换开始和返回高点
转换结束。
配置设备
该设备可以通过写控制寄存器CR0和CR1进行配置。
表2. TLV571编程实例
注册
EXAMPLE1
CR0
CR1
EXAMPLE2
CR0
CR1
0
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
掉电， EXT OSC
2的补码输出
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
普通， INT OSC
二进制
指数
D7
D6
D5
D4
D3
D2
D1
D0
评论
掉电
该TLV571提供两种省电模式，自动关机和软关机。该器件将
自动进入自动省电模式，如果RD转换后不会出现一个时钟。电力软件
下来是直接控制用户通过拉低CS到DV
DD
.
表3.掉电模式
参数/模式
最大功率耗散降低电流
比较
时钟缓冲器
控制寄存器
最小功率的停机时间
最小恢复时间
自动关机
1毫安
掉电
掉电
保存
1 CLK
1 CLK
软件断电
（ CS = DVDD ）
10
A
掉电
掉电
保存
2 CLK
2 CLK
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