TLV5620C ， TLV5620I
翻两番8位数字 - 模拟转换器
SLAS110B - 1995年1月 - 修订1997年4月
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
4个8位电压输出DAC
3 -V单电源供电
串行接口
高阻抗基准输入
可编程12次输出
范围
同步更新工具
内部上电复位
低功耗
半缓冲输出
或N包装
（ TOP VIEW ）
GND
REFA
REFB
REFC
REFD
数据
CLK
1
2
3
4
5
6
7
14
13
12
11
10
9
8
V
DD
LDAC
DACA
DACB
DACC
DACD
负载
应用
可编程电压源
数字控制放大器/衰减器
移动通信
自动测试设备
过程监测和控制
信号合成
描述
该TLV5620C和TLV5620I为四倍的8位电压输出数字 - 模拟转换器（DAC ）与
缓冲基准输入（高阻抗） 。这些DAC产生输出电压，要么之间的范围
一次或两次的参考电压和GND ;并且，该DAC的单调。该装置是使用简单，
因为它从3 V至3.6 V的单电源运行上电复位功能整合，以确保
重复启动条件。
在TLV5620C TLV5620I和数字控制是通过一个简单的三线串行总线，是CMOS兼容
并轻松连接到所有流行的微处理器和微控制器设备。 11位指令字
包括8个数据位， 2的DAC选择位，以及一系列位，所述倍之间，后者允许选择
1或2倍的输出范围。 DAC寄存器双缓冲，使一套完整的新值是
写入设备，那么所有DAC同时通过LDAC控制输出更新。数字输入
施密特触发器高噪声抗扰度。
14端小外形（ SO ）封装允许模拟功能在空间有限的数字控制
应用程序。该TLV5620C的特点是操作从0℃至70℃。该TLV5620I的特点
从操作 - 40 ° C至85°C 。该TLV5620C和TLV5620I不需要外部调整。
可选项
包
TA
0 ° C至70℃
- 40 ° C至85°C
小尺寸
(D)
TLV5620CD
TLV5620ID
塑料DIP
(N)
TLV5620CN
TLV5620IN
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1997年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
1
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功能框图
REFA
2
+
–
8
REFB 3
+
–
8
REFC
4
+
–
8
REFD
5
+
–
8
LATCH
LATCH
8
DAC
×
2
+
–
9
DACD
LATCH
LATCH
8
LATCH
LATCH
8
LATCH
LATCH
8
DAC
×
2
+
–
12
DACA
DAC
×
2
+
–
11
DACB
DAC
×
2
+
–
10
DACC
CLK
数据
负载
7
6
8
串行
接口
13
LDAC
POWER- ON
RESET
终端功能
终奌站
名字
CLK
DACA
DACB
DACC
DACD
数据
GND
LDAC
负载
REFA
REFB
REFC
REFD
VDD
号
7
12
11
10
9
6
1
13
8
2
3
4
5
14
I / O
I
O
O
O
O
I
I
I
I
I
I
I
I
I
描述
串行接口的时钟。输入的数字数据被移入串行接口寄存器在时钟的下降沿
施加到CLK端。
DAC A的模拟输出
DAC B的模拟输出
DAC C模拟输出
DAC D模拟输出
串行接口的数字数据输入。对于DAC的数字码移入串行接口寄存器串行。
每一个数据位被锁存到在时钟信号的下降沿的寄存器。
接地回路和参考端
加载DAC 。当此信号为高，当输入的数字数据被读入串行没有DAC输出更新发生
界面。当LDAC被从高分到低分的DAC输出才会更新。
串行接口负载控制。当LDAC端为低电平时，LOAD信号的下降沿锁存的数字
数据到输出锁存器，并立即产生在DAC的输出端上的模拟电压。
参考电压输入到DAC A.该电压定义输出的模拟范围。
参考电压输入至DAC B.该电压定义了模拟输出范围。
参考电压输入至DAC C.该电压定义了模拟输出范围。
参考电压输入到DAC D.该电压定义模拟输出范围。
正电源电压
2
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详细说明
该TLV5620使用四个电阻串DAC实现。每个DAC的核心是用单个电阻
256个抽头，对应于表中列出的256个可能的码1.每个电阻器串的一端连接
到GND ，而另一端从基准输入缓冲器的输出馈电。单调性是通过使用维护
的电阻器串。线性度取决于电阻器段的匹配的，对性能
在输出缓冲液中。由于输入被缓冲，则DAC总是呈现高阻抗负载到
引用来源。
每个DAC输出通过一个可配置的增益输出放大器，它可以被编程为1倍或缓冲
2倍的增益。
上电时， DAC的被重置为代码0 。
每个输出电压由下式给出：
V（ DACA | B | C | D ）
O
+
REF
CODE
256
(1
)
RNG位值）
其中，代码的范围是从0到255，且该范围器（RNG）位是串行控制字中的0或1 。
表1.理想的输出转移
D7
0
0
0
1
1
D6
0
0
1
0
1
D5
0
0
1
0
1
D4
0
0
1
0
1
D3
0
0
1
0
1
D2
0
0
1
0
1
D1
0
0
1
0
1
D0
0
1
1
0
1
输出电压
GND
(1/256)
×
REF （ 1 + RNG ）
(127/256)
×
REF （ 1 + RNG ）
(128/256)
×
REF （ 1 + RNG ）
(255/256)
×
REF （ 1 + RNG ）
数据接口
带负载高时，数据被锁存到在CLK的每个下降沿数据终端。当所有数据位
送入之后，负载是低脉冲将数据从串行输入寄存器转移到选定的DAC
如图1所示当LDAC为低电平时，选择的DAC输出电压时，负载变低时更新。当
LDAC是串行编程时高时，新值被存储在该设备内，并且可以被转移到
DAC的输出在以后的时间通过脉冲LDAC为低电平，如图2的数据首先被输入的MSB 。数据
使用两个8个时钟周期期间转移示于图3和图4 。
表2列出了A1和A0位，且更新后的DAC的选择。该RNG位控制DAC输出
范围内。当RNG =低时，输出范围是所施加的基准电压和GND ，并且当间
RNG =高，范围为两倍于施加的基准电压和GND之间。
表2.串行输入解码
A1
0
0
1
1
A0
0
1
0
1
DAC已更新
DACA
DACB
DACC
DACD
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3
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CLK
TSU （ DATA- CLK ）
电视（ DATA- CLK）
数据
A1
A0
RNG
D7
D6
D5
D4
D3
TSU （ LOAD ， CLK ）
D2
D1
D0
TSU （ CLK -LOAD ）
负载
总重量（负载）
DAC更新
图1.负载控制更新（ LDAC =低）
CLK
TSU （ DATA- CLK ）
电视（ DATA- CLK）
数据
A1
A0
RNG
D7
D6
D5
D4
D3
D2
D1
D0
TSU （负载LDAC ）
负载
总重量（ LDAC ）
LDAC
DAC更新
图2. LDAC控制的更新
4
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CLK低
CLK
数据
A1
A0
RNG
D7
D6
D5
D4
D3
D2
D1
D0
负载
LDAC
图3.负载控制更新使用8位串行字（ LDAC =低）
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CLK低
CLK
数据
A1
A0
RNG
D7
D6
D5
D4
D3
D2
D1
D0
负载
LDAC
图4. LDAC控制更新使用8位串行字
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