TLV320AIC22
双VOIP CODEC
SLAS281B - 2000年7月 - 修订2002年6月
终端功能
终奌站
名字
AD1
号
12
I / O
I
描述
在I2C模式下, AD1用来与AD0形成7位I2C芯片地址的低两位。的高5位是
固定为11100. AD1也可与AD0配合使用来分配两个时隙用于在串行端口的编解码器
模式。 AD1是MSB。
在I2C模式, AD0是用来与AD1形成的7位I2C芯片地址的低2位。的高5位是
固定为11100. AD0也被用在与AD1一起分配两个时隙用于在串行端口的编解码器
模式。 AD0是LSB 。
模拟电源。连接到AVDD2 。见注3
模拟电源。连接到AVDD1 。见注3
模拟电源为8 Ω扬声器驱动器。该引脚可以连接到AVDD1和AVDD2 。由于该信号
需要大量的电流,建议单独的PCB走线运行到这个引脚和连接
在主电源的电源连接到PC板。见注3
模拟地。连接到AVSS2 。见注3
模拟地。连接到AVSS1 。见注3
模拟地为8 Ω扬声器驱动器。这些引脚可以连接到AVSS1和AVSS2 。由于该信号
需要大量的电流,建议单独的PCB走线运行到这个引脚和连接
在主电源的电源连接到PC板。见注3
位时钟。 BCLK钟表串行数据转换为DIN和DOUT出来的。当配置为输出(主模式) , BCLK
内部由256帧同步信号频率乘以当配置为输入(从生成
模式) , BCLK的是一个输入,并且必须同步于主时钟和帧同步信号。
来电显示模拟放大器反相输入端
来电显示模拟放大器同相输入端
数据输入。 DIN接收该DAC输入数据和从所述外部数字信号处理器(DSP)或寄存器数据
控制器和被同步到BCLK 。数据被锁在BCLK的下降沿在两个时间段中的
由AD1和AD0位指定。编解码器1接收到在所述第一分配的时隙数据,随后解码器2
接收数据在所述第二分配的时隙。
数据输出。 DOUT发送ADC输出位和寄存器数据。它被同步到BCLK 。数据
在BCLK在于,由AD1和AD0位中指定的两个时隙的上升沿发送。 DOUT为在
在时隙期间的高阻抗不分配给编解码器。编解码器1中的第一个分配的时隙中发送数据,
随后编码解码器2中的第二个分配的时隙。
数字电源。见注3
数字地。见注3
参考过滤器节点。 FILT1和FILT2提供参考电压退耦。此引用2.25伏。
最佳的电容值为0.1
F
(陶瓷)和被连接FILT1和FILT2之间。 FILT1不应使用
作为电压源。
参考过滤器节点。 FILT1和FILT2提供参考电压退耦。该参考文献是0伏。
最佳的电容值为0.1
F
(陶瓷)和被连接FILT1和FILT2之间。
帧同步。 FSYNC表示帧和时隙0开始的开始。当FSYNC被采样到高
在BCLK的上升沿,解码器接收或在其指定的时隙(由AD0和指定的发送数据
AD1 )中的帧。 FSYNC由主设备(输出)生成的并且是一输入到从设备。编解码器1
在第一分配的时隙,随后编码解码器2连通,在第二分配的时隙进行通信。
耳机放大器的反相模拟输入。 HDIN和HDOUT之间的连接时,与选定的回声
增益,除非回声增益静音。见寄存器14
耳机放大器的模拟同相输入端
反相耳机输出。该HDOUTM销,与HDOUTP销一起形成的差动输出。同
HDOUTP , 150 Ω负载可以驱动,差分。 HDOUTM也可以单独用于单端操作。
同相的耳机输出。 HDOUTP可以单独用于单端操作。随着HDOUTM , 150 Ω
负载可以被驱动,差动。
AD0
13
I
AVDD1
AVDD2
AVDD3
33
5
27
I
I
I
AVSS1
AVSS2
AVSS3
32
6
25, 29
I
I
I
BCLK
20
I / O
CIINM
CIINP
DIN
30
31
18
I
I
I
DOUT
17
O
DVDD
DVSS
FILT1
15
16
43
I
I
O
FILT2
FSYNC
42
19
O
I / O
HDINM
HDINP
HDOUTM
HDOUTP
1
2
3
4
I
I
O
O
注3 :该设备具有独立的模拟和数字电源和接地引脚。为了获得最佳的操作和结果,在PC板设计应该利用
独立的模拟和数字电源以及独立的模拟地和数字地平面。混合信号设计的做法应
被使用。
4
邮政信箱655303
达拉斯,德克萨斯州75265