TLV320AD11A
3.3 V集成的ADSL OVER POTS编解码器
SLWS087B - 1999年6月 - 修订2000年3月
D
D
D
D
D
D
D
完整的离散多音（ DMT ）基金
非对称数字用户线（ADSL）
编码器/解码器（ CODEC ）解决方案
符合ANSI T1.413版本II和ITU
G.992.1
支持高达8Mbps的下行和
800 kbps的上行复式
集成的14位转换器的
发射器/回声消除器/接收器
（ TX / EC / RX ）
集成的12位DAC的VCXO控制
内置TX / EC / RX通道滤波器
内置TX / EC / RX衰减/增益
D
D
D
D
D
D
D
D
D
D
集成基准电压源
高速并行接口
16位二进制补码数据格式
可选择2.2 MSPS或4.4 MSPS并行
数据传输速率
串行配置端口
八通用输出引脚
采用3.3 V单电源
硬件/软件掉电
100引脚PQFP （ PZ ）封装
-40 ° C至85° C操作
描述
该TLV320AD11A是一个高速编解码器用于远程终端侧（RT）调制解调器支持的ANSI T1.413
[第2期离散多音（DMT）非对称数字用户线（ ADSL）的访问]和ITU G.992.1
标准。它是一个包括五个主要的功能模块的低功率设备：发射机，接收机，时钟，
参考，和主机接口。它的设计与德州仪器TLV320AD12局端侧工作
（CO）的编解码器。
设备的传输信道包括以下功能块： 138 kHz的数字低通滤波器，
旁路25.875 kHz的数字高通滤波器， 14位高速DAC ， 138 kHz的模拟低通滤波器，传输
衰减器，和一个回波消除信道。接收信道由两个可编程增益
放大器，一个频率均衡器， 1.104兆赫的低通模拟滤波器，一个14位高速ADC ，和一个
1.104 MHz的低通数字滤波器。时钟电路从外部VCXO把一个35.328 MHz的频率
下在整个装置中使用的必要的频率。外部VCXO的频率是
通过一个12位的板载电压输出DAC控制。板载基准电路产生一个1.5V的参考
该转换器。
该装置具有一个并行端口进行数据传输，并用于控制串行端口。并行端口是16位宽，
该编解码器和一个DSP诸如德州仪器TMS320C6XX之间移动数据保留。
配置是通过串口进行。该装置可通过专用管脚被掉电，或者通过软件
控制，以减少热量耗散。此外，还有一个通用（GP）的端口组成8输出的
终端对外部电路的控制权。
该TLV320AD11A编解码器是在一个100引脚PZ PQFP封装，特点是操作中的
温度范围为-40 ° C至85°C 。
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
2000年，德州仪器
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1
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PZ包装
（ TOP VIEW ）
GP0
GP1
GP2
GP3
GP4
GP5
GP6
GP7
DVSS
NC
VMID_ADC
AVDD_ADC
AVSS_ADC
NC
DVDD_RX
DVSS_RX
D0
D1
D2
D3
D4
D5
D6
D7
D8
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
CONFIG2
OE_SYNC
ONE_WE
NC
RXM
RXP
AVSS_FIL_RX
AVDD_FIL_RX
VSS
NC
VMID_REF
REFM
REFP
AVSS_REF
AVDD_REF
NC
AVSS_FIL_TX
AVDD_FIL_TX
TXM
TXP
NC
ECM
ECP
NC
NC
TLV320AD11A
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
NC
NC
AVDD_FIL_EC
AVSS_FIL_EC
AVSS2_TX
AVDD2_TX
COMPB_TX
COMPA_TX
AVSS1_TX
AVDD1_TX
AVSS2_EC
AVDD2_EC
COMPA_EC
COMPB_EC
AVSS1_EC
AVDD1_EC
VCXOCNTL
DVSS
DVDD_DAC
DVSS_DAC
ADR1
ADR0
PWDN
RESET
CS
NC - 无连接（悬空）
2
DVDD_BF
DVSS_BF
D9
D10
D11
D12
D13
D14
D15
SDO
SDI
SCLK / READY
FS
OSEN
INT
CLKOUT / INT
CLKIN
DVSS_CLK
DVDD_CLK
SYNC
DVSS_LG
DVDD_LG
WETX
WEEC/CS2
OE
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26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
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终端功能
终奌站
名字
ADR0
ADR1
AVDD1_EC
AVDD2_EC
AVDD1_TX
AVDD2_TX
AVDD_ADC
AVDD_FIL_EC
AVDD_FIL_RX
AVDD_FIL_TX
AVDD_REF
AVSS1_EC
AVSS2_EC
AVSS1_TX
AVSS2_TX
AVSS_ADC
AVSS_FIL_EC
AVSS_FIL_RX
AVSS_FIL_TX
AVSS_REF
CLKIN
CLKOUT / INT
COMPA_EC
COMPB_EC
COMPA_TX
COMPB_TX
CONFIG2
CS
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
号
54
55
60
64
66
70
12
73
93
83
86
61
65
67
71
13
72
94
84
87
42
41
63
62
68
69
100
51
34 （MSB）
33
32
31
30
29
28
25
24
23
22
21
20
19
18
17 （ LSB ）
I / O
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
O
O
O
O
O
I
I
描述
串口芯片ID的地址位， ADR0是至少显著位。
EC通道模拟电源＃ 1
EC通道模拟电源＃ 2
TX通道模拟电源＃ 1
TX通道模拟电源＃ 2
接收通道模拟电源
EC信道滤波器模拟电源
接收信道滤波器模拟电源
传输信道滤波器模拟电源
参考模拟电源
EC通道模拟地面＃ 1
EC通道模拟地面＃ 2
TX通道模拟地面＃ 1
TX通道模拟地面＃ 2
接收通道模拟地
EC信道滤波器的模拟地
接收信道滤波器的模拟地
传输信道滤波器的模拟地
参考模拟地
35.328 MHz的VCXO时钟输入
如果CONFIG2 （ 100针）为低电平时，该引脚为4.416 MHz的时钟输出。如果CONFIG2高，此引脚用作
诠释。
EC通道电容输入A.添加500 pF的X7R陶瓷电容AVDD1_EC 。
EC通道电容输入B.添加1
F
X7R陶瓷电容AVDD1_EC 。
TX通道去耦电容输入A.添加500 pF的陶瓷电容AVDD1_TX 。
TX通道去耦电容输入B.添加1
F
陶瓷电容AVDD1_TX 。
I / O配置输入引脚。该引脚上的高重新定义了引脚37和41的默认状态的功能
此引脚为低电平。请参考图3详细信息。
并口片选
I / O
并行端口数据位D0 = LSB
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3
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终端功能（续）
终奌站
名字
DVDD_BF
DVDD_CLK
DVDD_LG
DVDD_RX
DVDD_DAC
DVSS
DVSS_BF
DVSS_CLK
DVSS_LG
DVSS_RX
DVSS_DAC
ECM
ECP
FS
GP7
GP6
GP5
GP4
GP3
GP2
GP1
GP0
INT
NC
号
26
44
47
15
57
9, 58
27
43
46
16
56
79
78
38
8
7
6
5
4
3
2
1
40
10, 14, 74,
75, 76, 77,
80, 85, 91,
97
50
99
98
I
I
I
I
I
I
I
I
I
I
I
I
I
I
O
O
I
数字I / O缓冲器电源
数字时钟源
数字逻辑电源
接收通道数字电源
对DAC的数字供电
数字地
数字I / O缓冲器地面
数字时钟地面
数字逻辑地
接收通道地面
DAC地面
EC产出减去
EC输出加
帧同步输入
I / O
描述
O
通用输出端口
O
数据速率时钟（ INT为4.4 MHz的时OSEN = 1 ， 2.2 MHz的时OSEN = 0 ）
无连接。所有的NC引脚应悬空。
OE
OE_SYNC
ONE_WE
从主处理器的并行端口输出使能
OE同步输入。高投入将优化从保出区的读操作。默认
该引脚的状态为低电平。参见图5的细节。
TX和EC写的组合输入。高在这个引脚允许引脚48 ， WETX ，可用于写入两个
EC和TX通道。在这种情况下，一个硬件复位后或写入SCR14的[0]中，第一低向脉冲
WETX将写入到发送信道和第二个将是一个写乳油通道。默认状态
此引脚为低电平。
过采样使能输入。 OSEN = 1时，允许的过采样模式（ INT = 4.4兆赫） 。
掉电输入。当PWDN = 0时，设备处于正常工作模式。当PWDN = 1时，装置处于
掉电模式。
去耦REF参考电压减去。添加10
F
钽和0.1
F
陶瓷电容器
AVSS_REFP 。在这个终端额定直流电压为0.5 V.见图9的细节。
去耦REF参考电压加。添加10
F
钽和0.1
F
陶瓷电容器
AVSS_REFM 。在这个终端额定直流电压为2.5V 。参见图9的细节。
的H / W的系统复位。一个低电平将使器件复位。
接收RX输入负号。 RXM是自偏置到AVDD_FIL_RX / 2 。
接收RX输入端加。 RXP是自偏置到AVDD_FIL_RX / 2 。
如果CONFIG2 （ 100针）为低电平时，该引脚为串行时钟输出。如果CONFIG2是高，则表明周期在
该并行数据可被传送。
串行数据输入
OSEN
PWDN
REFM
REFP
RESET
RXM
RXP
SCLK / READY
SDI
39
53
89
88
52
96
95
37
36
I
I
O
O
I
I
I
O
I
4
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TLV320AD11A
3.3 V集成的ADSL OVER POTS编解码器
SLWS087B - 1999年6月 - 修订2000年3月
终端功能（续）
终奌站
名字
SDO
SYNC
TXM
TXP
VCXOCNTL
VMID_ADC
VMID_REF
VSS
WEEC/CS2
号
35
45
82
81
59
11
90
92
49
I / O
O
I
O
O
O
O
O
I
I
串行数据输出
SYNC脉冲时钟同步。高脉冲引脚同步时钟操作。该
销的默认状态是低的。请参考图4为详细。
发射输出负
发射输出加
VCXO输出DAC
去耦1.5 V的ADC。添加10
F
钽和0.1
F
陶瓷电容AVSS_ADC 。
去耦1.5 V基准电压。添加10
F
钽和0.1
F
陶瓷电容AVSS_REF 。
基材。 VSS需要连接到模拟地。
写从主处理器，使欧共体频道时ONE_WE （引脚98 ）为低。如果ONE_WE高时，它
作为第二芯片选择， CS2和CS和CS2的需要是低的，以便有WETX
并行总线上存取数据。
写启用从主处理器发送信道。如果ONE_WE高时，它用作写使能为
TX和EC硬件复位后或写信给SCR14 [ 0 ] 。在这种情况下， WETX的第一低向脉冲将
为写入到发送信道，而第二个将是一个写乳油通道
描述
WETX
48
I
功能框图
OSEN
138千赫
D0–D15
输入
卜FF器
INTRP
2×
数字
LPF
25.875千赫
数字
HPF
INTRP
8×
4416
kSPS时
14位
4.416 MSPS
TX
DAC
0至-24分贝
（ 1分贝/步）
TX PAA
TXP
TX
LPF
PAA
TXM
SCR7[0]
并行
公共汽车
INT
OSEN
D0–D15
输入
卜FF器
INTRP
2×
138千赫
数字
LPF
25.875千赫
数字
HPF
INTRP
8×
4416
kSPS时
14位
4.416 MSPS
EC
DAC
0至-24分贝
（ 1分贝/步）
EC PAA
ECP
EC
LPF
PAA
ECM
138千赫
276 KSPS
552
kSPS时
WETX
138千赫
276 KSPS
552
kSPS时
WEEC
编解码器
接口
OE
OSEN
D0–D15
产量
卜FF器
DEC/2
2208
kSPS时
4416
kSPS时
1.104兆赫
数字
LPF
SCR14[2]
国内
参考
14位
4.416 MSPS
RX
ADC
0至11.5分贝
（0.25分贝/步）
PGA2
1.104兆赫
RX
LPF
（ 25分贝升压
5分贝/步）
RX
EQ
0为6dB
（1分贝/步）
RXP
PGA1
RXM
4416
kSPS时
4VPP
3VPP
FS
SDI
SDO
SCLK
ADR1
ADR0
OE_SYNC
串行
接口
VCXO
DAC
时钟
发电机
GP0–7
控制块
ONE_WE
VCXOCNTL
OSEN
VCXO
CLKIN
CLKOUT
4.416兆赫
GP0–GP7
SYNC
RESET
PWDN
CONFIG2
35.328兆赫
邮政信箱655303
达拉斯，德克萨斯州75265
5
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