TLV1544C , TLV1544I , TLV1548C , TLV1548I , TLV1548M
低电压10位模拟数字转换器
带串行控制和4/8模拟输入
SLAS139C - 1996年12月 - 修订1999年1月
终端功能(续)
终奌站
名字
NO 。 没有。
I / O CLK
3
18
I / O
I
描述
输入/输出时钟。 I / O CLK输入在两个模式中,串行I / O时钟输入,并执行以下
在每个模式中四个功能:
微处理器模式
REF +
REF-
15
14
14
13
I
I
当INVCLK = VCC , I / O CLK时钟的四个输入数据位到输入数据寄存器的前四
CS ↓后上涨的I / O CLK边缘与之后的第四个上升沿可在多路复用器的地址。
当INV CLK = GND ,输入数据位在时钟的前四个下降沿来代替。
上的I / O的信号CLK的第四个下降沿,对所选择的多路输入端的模拟输入电压开始
充电的电容器阵列,并继续这样做,直到I / O的信号CLK的第十个上升沿,除非在
延长采样周期,其中CSTART的持续时间决定何时结束取样周期。
输出数据位中的前十个改变下跌的I / O时钟边沿不管INV CLK的条件。
I / O CLK传输控制转换到内部状态机在我十上升沿/ O
CLK考虑INV CLK的状况。
当INV CLK = VCC , I / O CLK时钟的四个输入数据位到输入数据寄存器的前四
FS ↓与第四下降沿后可用的多路地址后落下的I / O CLK的边缘。
当INV CLK = GND ,输入数据位在时钟的前四个上升沿来代替。
上的I / O的信号CLK的第四个上升边缘,所选择的多路输入端的模拟输入电压开始
充电的电容器阵列,并继续这样做,直到I / O的信号CLK的第十下降沿除了在
延长采样周期,其中CSTART的持续时间决定何时结束取样周期。
输出数据的MSB表示后的FS ↓和输出数据位的其余部分改变在第一10上升的I / O的
CLK的边缘regarless INV CLK的状况。
I / O CLK传输控制转换到内部状态机在我十下降沿/ O
CLK考虑INV CLK的状况。
数字信号处理器(DSP)的模
上基准电压(标称VCC) 。最大输入电压范围由差确定
适用于REF +以及基准电压之间。
较低的基准电压(标称地)
VCC
5
20
I
正电源电压
端子编号用于D包。
端子编号为DB ,J ,和FK包装。
详细说明
最初,在CS为高电平(无效) , DATA IN和I / O CLK都被禁止, DATA OUT处于高阻
状态。当串行接口使CS为低电平(有效) ,转换序列开始我启用/ O
CLK和DATA IN和移除数据的输出从高阻抗状态。然后主机提供
4位信道地址到DATA IN和I / O时钟序列到I / O CLK 。在这种转变中,主机序列
接口也接收来自数据从先前的转换结果。 I / O CLK接收输入序列从
这是从10到16个时钟长的主机。第4有效的I / O CLK周期加载输入数据寄存器与
在DATA IN是4位的输入数据中选择所需的模拟信道。接下来的6个时钟周期提供控制
定时进行采样的模拟输入。模拟输入的采样的第一个有效的I / O CLK序列之后举行
十钟。第十个时钟边沿也需要EOC低,开始转换。的确切位置
I / O时钟边沿取决于运作模式。
串行接口
该TLV1548与通用微处理器串行接口,如SPI和QSPI和TMS320兼容
DSP的串行接口。内部锁存标志If_mode进行采样FS的状态在下降沿产生
CS的边缘。 If_mode被设置为1 (微处理器)当FS为高电平,在CS的下降沿,并If_mode
被清零(为DSP ),当FS为低在CS的下降沿。此标志控制我的复用/ O
CLK和状态机复位功能。当与微处理器的接口FS被拉高。
4
邮政信箱655303
达拉斯,德克萨斯州75265